D上TA秒H E E吨
A S 11 6 0 / A S 11 6 1
2 0 MH ž - 6 6 MH Z， 1 0 - B是B US ， IEEE 11 4 9 。 1 （J TA G）
Ç ompliant LV DSS erializer / D eserializer
1概述
的AS1160 （串行器）被设计来转换的10位
宽的并行LVCMOS / LVTTL数据总线信号转换成一个
单一的高速LVDS时钟串行数据流。
该AS1161 （解串器）转换高速
LVDS串行数据流恢复成10位宽的并行
数据总线与恢复的并行时钟。
这两款器件均符合IEEE 1149.1标准
测试访问端口和边界扫描结构
（包括定义的边界扫描测试逻辑和测试
由测试数据输入，测试数据输出接入口，
和测试模式选择，测试时钟，并且测试复位） 。
该器件还具有一个全速BIST模式，
允许串行器之间的互连和
解串器以高速进行验证。
单差分对数据通道，使PCB设计
更容易，并减少电缆/ PCB迹线数量和连接
器尺寸显著降低成本。由于一个输出变压器
MITS时钟和数据比特串行地，时钟对数据和数据
数据歪斜被消除。
关断模式可将电源电流时，两个
设备处于闲置状态。
这两款器件都可以在CTBGA 49碰伤脚
封装。
2主要特点
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串行总线LVDS数据速率： 660 Mbps的@ 66MHz的
时钟
10位并行接口
同步模式和LOCK指示灯
时钟可编程边沿触发
关机期间，高阻抗的输入接收
总线LVDS串行输出负载： 28Ω
IEEE 1149.1 （ JTAG）标准和全速BIST
测试模式
时钟恢复从PLL锁定随机数据
图案
保证每个转换数据传送周期
芯片组（ TX + Rx）的功耗： < 500毫瓦
@ 66MHz的
单差分对消除多通道
SKEW
流通引脚排列的简单的PCB布局
小CTBGA 49凸点封装
3应用
这些器件非常适用于蜂窝电话基站，
加一滴复用器，数字交叉连接。 DSLAM设备，网络
workswitches和路由器或背板互连。
图1.框图
10
DIN0 ： 9
TCKR / FN
TCLK
PLL
时序&
控制
输入
LATCH
并联
到串行
DO +
DO-
LVDS
RI +
RI-
REFCLK
任
曝光锁N
SYNC1
SYNC2
TDI
TDO
TMS
TCK
IEEE 1149.1
测试访问
PORT
trstn
trstn
IEEE 1149.1
测试访问
PORT
时钟
恢复
RCLK
RCKR / FN
TDI
TDO
TMS
TCK
并联
到串行
产量
LATCH
10
ROUT0 ： 9
PLL
DEN
时序&
控制
AS1160
AS1161
修订版1.01
1 - 29
AMSCO [ AUSTRIAMICROSYSTEMS AG ]
