32位PCI “红娘”
S5933 P
IN
D
ESCRIPTIONS
AD [ 31：0]
T / S
地址/数据。
地址和数据复用在相同的PCI总线管脚。 PCI总线
事务由一个地址段，随后通过一个或多个数据段。地址
相位发生在PCLK的周期，其中FRAME ＃为有效。发生在数据阶段
在PCLK周期中， IRDY ＃和TRDY ＃都有效。
总线命令/字节使能。
总线命令和字节使能复用在同一
销。这些引脚中的地址相定义当前总线命令。在数据
阶段，这些引脚用作字节使能，用C / BE [ 0 ] ＃使字节0 （ LSB ）和C /
BE [3] ＃启用字节3 （MSB）。
C / BE ＃ [ 3
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
PAR
T / S
2
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0]
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
描述
中断响应
专门的自行车
I / O读
I / O写
版权所有
版权所有
存储器读
存储器写
版权所有
版权所有
配置读
配置写入
内存读取多个
双地址周期
存储器读线
存储器写和禁止
S5933
的C / BE [3：0 ]＃
T / S
奇偶校验。
奇偶总是被驱动为甚至从所有的AD [31：0 ]和C / BE [3：0 ]＃信号。在标准杆
两者均是有效的之后的地址相时钟中，由总线主驱动。
在写交易，主机资源上的时钟信号，该数据阶段
下面IRDY ＃活跃;在读事务的数据阶段，该信号是由驱动
目标是在以下TRDY ＃激活时钟有效。的PAR信号具有相同的
定时作为AD [ 31：0] ，延迟了一个时钟。
时钟。
该信号的上升沿，而所有其他信号所基于的基准
除了RST ＃和INTA ＃ 。最大PCLK频率为S5933为33 MHz的
和最小为DC （0赫兹）。
RESET
用于使S5933中的所有其它信号，以公知的，一致的状态。所有
PCI总线接口的输出信号不被驱动（三态） ，和漏极开路信号，如
SERR ＃是浮动的。
框架。
该信号为通过电流总线主控器，以指示开始和持续时间
化总线事务。当FRAME ＃ ，首先置位，表示一个总线事务是
开始以一个有效地址和总线命令存在于AD [ 31：0]和C / BE [3：0 ] 。
突发数据传输过程中架＃保持有效并且被拉高，以表示该
最终数据阶段。
引发准备。
这个信号总是驱动总线主机，以表明其有能力
完成当前的数据阶段。在写事务，它表示的AD [31： 0]包含
有效的数据。等待状态出现，直到两个TRDY ＃和IRDY ＃断言在一起。
PCLK
in
RST ＃
in
FRAME ＃
S / T / S
IRDY ＃
S / T / S
6290序列驱动，圣迭戈，加利福尼亚州92121-4358 800-755-2622
7
AMCC [ APPLIED MICRO CIRCUITS CORPORATION ]
