版本1.23 - 2006年9月26日
数据表
PowerPC 440处理器内核
在PowerPC 440处理器内核是专为高端应用，如RAID控制器， SAN ， ISCSI ，
路由器，交换机，打印机，机顶盒，等等。这是第一个处理器内核来实现Book电子
PowerPC的嵌入式架构，并率先使用128位版本的IBM的片上CoreConnect总线的
体系结构。
功能包括：
•高达667MHz的运行
• PowerPC的书E架构
• 32KB I高速缓冲存储器， 32KB数据缓存
- 对数据和标签的地址奇偶 - 奇偶校验检查，错误注入
在D-缓存•三个逻辑区域：锁定，暂时和正常
• D-缓存全线冲刷能力
• 41位虚拟地址， 36位（ 64GB ）的物理地址
•超标量，乱序执行
•7级流水线
•三个执行管道
•动态分支预测
- 内存管理单元
- 64项，全相联的，统一的TLB带奇偶校验
- 独立的指令和数据微TLB的
- 写透，缓存抑制，守卫，以及或大或小端存储属性
•调试设备
- 多个指令和数据范围断点
- 数据值进行比较
- 单步执行，分支和陷阱事件
- 非侵入性的实时跟踪接口
• 24 DSP指令
- 单周期乘法和乘法累加
- 32 ×32整数乘法
内部总线
在PowerPC 440SP嵌入式处理器具有三个标准的片上总线：处理器本地总线
（ PLB ） ，片上外设总线（ OPB ）和设备控制寄存器总线（ DCR ） 。高性能化，
高带宽的核心，如PowerPC 440处理器核心， DDR SDRAM内存控制器，以及
DDR PCI -X桥接器连接到PLB 。在OPB举办较低的数据速率外设。菊花链式DCR
提供较低的带宽路径用于使所述处理器内核和之间的状态和控制信息
其他片芯。
小巴有支持PLB主站和两个从网段之间的数据传输纵横仲裁者
确定为低延迟（ LL ）和高带宽（ HB ）段。在LL段允许小巴大师CPU
和I 21 ，这是通过延迟的不利影响，以最小延迟从设备进行通信。乙肝
段允许小巴大师DMA ， XOR ，和PCI没有进行数据交换与SDRAM和PCI大块
干扰了低延迟小巴主人。
公交车的功能包括：
• PLB
- 128 - bit数据执行PLB架构
- 独立和同时读取和写入数据路径
- 64位的地址
•同步控制，地址和数据阶段
- 四级流水线
- 字节使能功能支持不对齐转移
AMCC专有
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AMCC [ APPLIED MICRO CIRCUITS CORPORATION ]
