第2章： MAX II架构
逻辑阵列模块
2–5
图2-4 。
的DirectLink连接
来自的DirectLink互连
离开实验室或IOE输出
来自的DirectLink互连
右室或IOE输出
LE0
LE1
LE2
LE3
LE4
的DirectLink
互联
向左
当地
互联
LE5
LE6
LE7
LE8
LE9
逻辑元件
LAB
的DirectLink
互联
向右
LAB控制信号
每个LAB包含专用逻辑，用于驱动控制信号提供给它的LE 。控制
信号包括两个时钟，两个时钟使能，两个异步清零，一
同步清零，异步预置/负载，同步负荷，
加/减控制信号，在一个时间提供最多10个控制信号。
虽然同步负荷和清晰的信号实施时，一般使用
计数器，它们也可以用于其它功能。
每个LAB可以使用两个时钟和两个时钟使能信号。每个LAB的时钟和
时钟使能信号被连接。例如，任何LE在一个特定的实验室使用
labclk1
信号也使用
labclkena1.
如果LAB同时使用上升沿和下降沿
一个时钟的边沿，它也同时使用了，LAB-宽的时钟信号。拉高时钟
使能信号关闭LAB全时钟。
每个LAB可以使用两个异步清零信号，异步加载/预设
信号。默认情况下， Quartus II软件使用
不
回推门技术
达到预设。如果禁用
不
门推回期权或指定一个特定的寄存器
以电高使用Quartus II软件，预置，然后用获得的
异步加载数据输入的异步加载信号拉高。
与LAB-宽addnsub控制信号，单LE可以实现一个1位加法器
和减法。这样可以节省LE资源，提高了逻辑功能的性能
如相关器和乘法器签署此外之间交替
减法取决于数据。
劳顾列时钟[3..0] ，通过全局时钟网络和LAB本地驱动
互连产生的LAB范围的控制信号。多轨互联
结构，推动了对非全局控制信号产生的LAB局部互连。
多轨互连固有的低偏移允许时钟和控制信号
分布在除数据。
显示LAB控制信号的产生
电路。
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