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第8章：在Cyclone III器件系列外部存储器接口
的Cyclone III器件系列的存储器接口管脚支持
在的Cyclone III器件系列， ×9模式使用相同的
DQ
和
的DQ
引脚作为× 8
模式，和一个附加
DQ
引脚用作在×8模式下的常规I / O引脚。该
×18模式使用相同的
DQ
和
的DQ
销为× 16模式，具有两个附加
DQ
引脚
充当常规I / O引脚在×16模式。类似地， ×36模式使用相同的
DQ
和
的DQ
引脚作为× 32模式，具有四个附加
DQ
充当常规销
I / O引脚在×32模式。当不使用时为
DQ
or
的DQ
销，所述存储器接口引脚
可作为常规I / O引脚。
可选的奇偶校验， DM ，和纠错编码销
的Cyclone III器件系列支持平价× 9 ×18和× 36模式。一个奇偶校验位是
可用每8位的数据引脚。您可以使用任何的
DQ
引脚平价
的Cyclone III器件系列，因为奇偶引脚处理，并配置相似
DQ
销。
DM引脚被写入DDR2和DDR SDRAM器件时，才需要。
QDR II SRAM器件使用BWS ＃信号来选择该字节被写入到
内存。在DM或者BWS ＃引脚低电平信号指示写有效。驾驶
DM或者BWS ＃引脚为高电平使内存掩盖
DQ
信号。每个组的
的DQ
和
DQ
信号有一个DM引脚。类似
DQ
输出信号中，DM信号
在-90 °转向计时时钟。
在的Cyclone III器件系列， DM引脚预先在器件引脚分配。该
的Quartus II钳工对待
DQ
和DM引脚在
的DQ
同样组放置
用途。分配预
DQ
和DM引脚是优选的引脚的使用。
一些DDR2 SDRAM和DDR SDRAM器件支持错误纠正码
（ ECC ） ，在数据检测并自动修正错误的方法
传输。在72位DDR2或DDR SDRAM ，有八个ECC管脚和64个数据
引脚。连接DDR2和DDR SDRAM ECC管脚到一个单独的
的DQ
or
DQ
组
的Cyclone III器件系列。存储器控制器需要额外的逻辑来编码
和解码的ECC数据。
地址和控制/命令引脚
的地址信号和控制或命令信号在单个通常被发送
数据速率。你可以使用任何用户I / O引脚上的Cyclone III器件的所有I / O银行
家庭生成的地址和控制或命令信号到所述存储器装置。
1
的Cyclone III器件系列不支持QDR II SRAM两种突发长度。
内存时钟引脚
在DDR2和DDR SDRAM内存接口，内存时钟信号（ CK和
CK＃ ）用于捕捉地址信号和控制或指令信号。
同样， QDR II SRAM器件使用的写入时钟（K和K ＃ ）来捕捉
地址和命令信号。该CK / CK ＃和K / K ＃信号产生
像使用的Cyclone III器件系列的MDIO寄存器写数据选通。
f
有关CK / CK ＃引脚放置的详细信息，请参阅“引脚连接
在指引表“一节
一章
外部存储器接口手册。
的Cyclone III器件手册
第1卷
2012年7月Altera公司
ALTERA [ ALTERA CORPORATION ]
