2.旋风II架构
CII51002-3.1
实用
描述
CYCLONE
®
II器件包含一个两维行和列的基于
架构来实现自定义的逻辑。列和行互连
对不同的速度提供逻辑阵列之间的信号互连
块（LAB ），嵌入式存储器块，和嵌入式乘法器。
逻辑阵列组成的LAB中，有16个逻辑单元（LE ），每个
LAB 。一个LE是逻辑的一个小单位提供高效的实现
用户的逻辑功能。 LAB中被分组为跨越行和列
装置。 Cyclone II器件的范围，容量从4,608到68,416个的LE 。
Cyclone II器件提供一个全局时钟网络和最多四个
锁相环（ PLL）的。全局时钟网络由多达16个的
全局时钟线，推动整个装置。全局时钟
网络可以在设备内提供的时钟的所有资源，如
输入/输出元件（ IOEs ） ，LES ，嵌入式乘法器和
嵌入式存储器模块。全局时钟线，也可用于
其他高扇出信号。的Cyclone II锁相环提供通用
与时钟合成和相移时钟，以及外部
输出为高速差分I / O支持。
M4K存储器块是用4K比特的真双端口存储器块
加内存奇偶校验（ 4,608位） 。这些模块提供专用真
双端口，简单双端口或单端口存储器多达36位宽的
高达260兆赫。这些块被加在器件排列在列
在某些LAB之间。 Cyclone II器件提供的119
1152 Kbits的嵌入式存储器。
每个嵌入乘法器模块可以实现高达任两个9 × 9位
乘法器，或者一个18× 18位乘法器高达250兆赫
性能。嵌入式乘法器被布置在整个列
装置。
每个Cyclone II器件的I / O引脚由位于LAB两端的IOE喂
围绕所述装置的周边的行和列。 I / O引脚支持
各种单端和差分I / O标准，如66-和
33兆赫， 64位和32位的PCI标准， PCI -X ，以及LVDS I / O标准
在805兆比特每秒（Mbps）的用于输入的最大数据速率和
640 Mbps的输出。每个IOE包含一个双向I / O缓冲和
用于记录的输入，输出和三个寄存器的输出使能信号。
两用DQS ，用于DQ和DM引脚以及延迟链（
Altera公司。
2007年2月
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ALTERA [ ALTERA CORPORATION ]
