I / O结构&特点
可编程延迟可以增加寄存器到管脚延迟输出
寄存器。
表2-13
显示了对Cyclone II可编程延迟
设备。
表2-13 。的Cyclone II可编程延迟链
可编程延迟
输入引脚的逻辑阵列的延迟
输入引脚输入寄存器延迟
输出引脚延迟
的Quartus II逻辑选项
从脚到内部细胞输入延迟
输入延迟，从脚到输入寄存器
延迟从输出寄存器输出引脚
有在IOE两个路径为输入到达逻辑阵列。每
两个路径可以具有不同的延迟。这使您可以调整
延迟从引脚到内部LE寄存器驻留在两个不同的
该装置的区域。您可以设置两个组合输入延误
选择不同的延迟下的两个不同的路径
输入延迟
从脚到细胞内部的逻辑
在Quartus II软件选项。
但是，如果针使用输入寄存器，延迟1被忽略
因为IOE只有两个路径的内在逻辑。如果输入寄存器
被使用时， IOE使用一个输入路径。另一输入路径然后
可用于组合的路径，只有一个输入延迟
分配被应用。
国际雇主组织中的每个I / O模块份额登记在同一来源或明确
预设。您可以设定预设或明确为每个IOE ，但都
特征不能被同时使用。您也可以编程
寄存器的高或低配置完成后上电。如果
编程达到功耗低，异步清零可以控制
寄存器。如果编程了高功率，异步预置可
控制寄存器。此功能可以防止的意外激活
在上电时另一台设备的低电平有效的输入。如果在一个寄存器
IOE使用预设的或明确的信号，然后在IOE所有寄存器必须使用
如果它们需要预置或清除相同的信号。另外同步
复位信号可用于IOE寄存器。
外部存储器接口
Cyclone II器件支持范围广泛的外部存储器接口
如SDR SDRAM，DDR SDRAM ， DDR2 SDRAM ，和QDRII SRAM的
外部存储器。 Cyclone II器件拥有专用的高速
即在外部存储器设备之间传输数据到接口
167兆赫/ 333 Mbps的DDR和DDR2 SDRAM器件和
167兆赫/ 667 Mbps的QDRII SRAM器件。可编程DQS
延迟链可以让你微调相移的输入时钟或
根据需要来捕获数据选通信号以正确对齐的时钟边沿。
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Cyclone II器件手册，卷1
Altera公司。
2007年2月
ALTERA [ ALTERA CORPORATION ]
