外部存储器接口
锁相环（ PLL）的
当使用的Cyclone II I / O组与DDR内存接口，
的至少一个PLL，具有两个输出，需要以产生系统时钟
和写入时钟。系统时钟产生DQS的写信号，
命令和地址。写时钟从系统中转移由-90°
时钟和写操作过程中产生的DQ信号。
时钟延迟控制
每个DQS引脚时钟延迟控制电路允许的相移
中心对齐的数据窗口中输入的DQS信号的
对应的DQ数据信号。相移的DQS信号驱动所述
全局时钟网络。这一全球性的DQS信号，则时钟的DQ信号
内部LE寄存器。在时钟延迟控制电路用来
读操作，其中DQS信号作为输入时钟或
选通信号。
图9-8
说明DDR SDRAM的I / O引脚接口
通过专用电路的逻辑阵列。
图9-8 。 DDR SDRAM接口技术
的DQ
DQ
OE
LE
注册
OE
LE
注册
t
相邻LAB的LE
LE
注册
LE
注册
VCC
LE
注册
数据A
LE
注册
LE
注册
LE
注册
GND
LE
注册
数据B
LE
注册
LE
注册
LE
注册
LE
注册
CLK
PLL
时钟延迟
控制电路
-90˚移CLK
时钟控制
块
ENOUT
EN / DIS
全局时钟
动态的启用/禁用
电路
ena_register_mode
重新同步
系统时钟
图9-1 9-4页
表示在DQS信号被移位一个例子
通过90°。 DQS信号经过90°移相延迟的时钟设定
从时钟延时延时控制电路和全局时钟布线延迟
控制电路的DQ LE寄存器。在DQ信号只经过
从DQ引脚和DQ LE路由延迟登记。从延迟
Altera公司。
2007年2月
9–15
Cyclone II器件手册，卷1
ALTERA [ ALTERA CORPORATION ]
