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功能说明
FPGA配置
FPGA的配置是由配置控制器芯片来管理。这个过程
包括从闪速存储器读取配置数据，解压缩
的配置数据，发送使用适当的配置数据
数据[ ]
销，和处理错误情况。
上电复位后，控制器确定由用户定义的配置选项
从闪速存储器中读出它的选择位。这些选项包括配置
方案中，配置主频，解压缩，配置页面设置。
该选项位存储在FLASH地址的位置
0x8000
（字地址），并占用
512位或32字的存储器。这些选项位使用的是内置闪存读取
接口和默认的10 MHz内部振荡器。
获取配置设置，配置控制器芯片检查是否经过
在FPGA已经准备好通过监测接收配置数据
的nSTATUS
和
CONF_DONE
信号。当FPGA就绪（的nSTATUS高且
CONF_DONE
低） ，
控制器使用开始数据传输
DCLK
和
数据[ ]
输出管脚。该
控制器选择配置页由抽样被发送到FPGA
ITS
PGM[2..0]
上电复位或复位后引脚。
的结构单元的功能是传输解压缩数据到FPGA ，
根据不同的配置方案。该EPC设备支持四个并发
配置模式，与
n
= 1， 2，4，或8 （其中
n
是，被发送的比特数
每
DCLK
周期上
数据[N ]
信号）。值
n
= 1对应于传统
PS配置方案。值
n
= 2 ，4和8分别对应于并发
2 ，4或8个不同的PS配置链条，分别配置。另外，
FPGA能够在FPP的模式，其中8位被配置
数据
被移入
每FPGA
DCLK
周期。根据不同的配置总线宽度（ n）时，电路
移未压缩的配置数据，以有效的
数据[N ]
销。未使用
数据[ ]
引脚驱动为低电平。
除了发送配置数据到FPGA中，构成电路
还负责配置暂停时没有足够的数据
可用于传输。发生这种情况时，闪光灯读取带宽低于
配置写入带宽。配置是通过停止暂停
DCLK
to
在FPGA中，在等待数据时，必须从闪光灯或用于数据要读
解压缩。这种技术被称为“暂停
DCLK “ 。
该EPC设备闪存存储器的特征，有90 ns访问时间（约10兆赫） 。
因此，闪存读带宽是有限的，以大约每秒160兆比特（ Mbps）的
（ 16位闪存数据总线，
DQ []
在10兆赫） 。但是，配置速度支持
通过Altera的FPGA是高得多，转化为高配置的写
带宽。例如， 100兆赫的Stratix FPP配置需要在速度数据
800Mbps的（8位
数据[ ]
总线在100MHz ） 。这是比160 Mbps的高得多的
闪速存储器可支持并用于配置时间的限制因素。
压缩增大了有效闪存读取带宽相同数量的
配置数据占用的空间在闪速存储器压缩之后。自
的Stratix配置数据的压缩比大约为2 ，有效
读取带宽翻倍至约320 Mbps的。
增强型配置（ EPC ）设备数据表
2012年1月
Altera公司。
ALTERA [ ALTERA CORPORATION ]
