第1章：为阿里亚V器件系列简介
阿里亚V功能摘要
1–3
表1-1 。对于Arria V器件（ 3之2部分）功能摘要
特征
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详细
双核的ARM Cortex -A9 MPCore处理器。高达800 MHz的最大频率
支持对称和非对称多处理
接口的外围设备-10 /千分之百以太网媒体接入控制（MAC ） ， USB 2.0的开 -
该移动（OTG ）控制器，四路SPI闪存控制器， NAND闪存控制器，以及
SD / MMC / SDIO控制器，UART ，串行外设接口（SPI ），I2C接口，以及多达
86 GPIO接口
系统外设，通用和看门狗定时器，直接存储器存取（ DMA ）
控制器， FPGA配置管理器，时钟和复位管理
片上RAM和ROM启动
HPS -FPGA桥接，包括FPGA到HPS ， HPS至FPGA ，轻便HPS-用于─
FPGA的桥梁，使FPGA架构，掌握交易的奴隶的HPS ，以及
反之亦然
FPGA对HPS SDRAM控制器子系统，提供了一个可配置的接口
多端口的HPS SDRAM控制器的前端
ARM CoreSight™的JTAG调试，跟踪端口和片上跟踪存储
三个分数锁相环
10GBASE-R
9.8304 Gbps的CPRI
增强ALM有四个寄存器
改进的路由架构，以减少拥堵，提高编译时间
本机支持三种信号处理精度为9 ×9 ， 18× 19或27 ×27
在相同的DSP块
64位累加器和级联收缩压有限脉冲响应（情报区）
嵌入式内部系数存储器
预加法器/减法器提高效率
M10K ， 10千比特的软错误校正码（ECC）的
存储器逻辑阵列模块（ MLAB ） ， 640位分布式LUTRAM ，您可以使用最多25 ％
莱斯为MLAB存储器
硬化双倍数据率3 （ DDR3）和DDR2内存控制器
整数模式和分数模式
精密时钟合成，时钟延迟补偿和零延迟缓冲（ ZDB ）
625 - MHz的全局时钟网络
全球象限，和外设的时钟网络
未使用的时钟网络可以关断，以降低动态功耗
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HPS （阿里亚V SX和ST
设备只）
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物理介质
连接（PMA ）与
软PCS
高性能核心
FABRIC
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精度可调DSP
块
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内部存储器块
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高分辨率分数
锁相环
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时钟网络
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2012年2月
Altera公司。
阿里亚V器件手册
第1卷：设备简介和数据表
ALTERA [ ALTERA CORPORATION ]
