AS4LC4M16S0
AS4LC16M4S0
®
功能说明
该AS4LC8M8S0和AS4LC4M16S0是高性能的64兆位的CMOS同步动态随机存取
组织为2,097,152字×8位× 4个存储体，和1,048,576字× 16位× 4组存储器（SDRAM）器件，
分别。非常高的带宽使用，其中所有输入和输出被引用到一个流水线结构实现
一个共同的时钟上升沿。可编程突发模式可以用来读取了数据的完整页面，而不选择
新的列地址。
四大银行内部可以交替访问（读或写）在最大时钟频率为无缝交织
操作。这提供了一个显著优于异步EDO和快速页面模式的设备。
该SDRAM产品还具有可编程的模式寄存器，允许用户选择读取延迟和突发长度
和类型（顺序或交织） 。更低的延迟提高了CLK周期计算第一个数据访问，而高延迟
提高了操作的最大频率。通过此功能，灵活的性能优化，适用于各种
应用程序。
DRAM命令和功能的控制输入解码。基本命令如下：
•关闭所有银行
•选择行;激活银行
•模式寄存器组
•关闭银行
•取消;断电
• CBR刷新
•选择列;写
•选择列;读
•自动预充电的读/写•自刷新
64 MB DRAM器件采用400密耳的塑料TSOP II封装，具有54引脚的每个配置。两
器件具有3.3V ± 0.3V多电源和地引脚的电源电压提供低开关噪声
.
和EMI 。输入和输出都是LVTTL兼容。
逻辑框图
CLK
时钟发生器
CKE
BA0 ， BA1
A[11:0]
BANK SELECT
ROW
地址
卜FF器
模式寄存器
刷新
计数器
命令解码器
CS
RAS
CAS
WE
控制逻辑
BURST
计数器
数据控制电路
输入和输出缓冲器
闩锁电路
COLUMN
地址
卜FF器
银行
†
1M×16
(4096×256×16)
B组
†
1M×16
(4096×256×16)
C银行
†
1M×16
(4096×256×16)
组D
†
1M×16
(4096×256×16)
检测放大器
列解码器和
闩锁电路
行解码器
DQM
‡
DQ
†
对于AS4LC8M8S0 ， AD银行会读8M × 8 （ 4096 × 512 × 8 ） 。
‡
对于AS4LC4M16S0 ， DQM就会UDQM和LDQM 。
2
半导体联盟
7/5/00
ALSC [ ALLIANCE SEMICONDUCTOR CORPORATION ]
