旭化成
[AK5352]
开关特性
(Ta=25
°C
; VA， VD ，VB = 5.0V ±5％ ; ç
L
=20pF)
参数
控制时钟频率
主时钟256fs （飞秒=
∼
98kHz)
脉冲宽度低
脉冲宽度高
384fs （飞秒=
∼
54kHz)
脉冲宽度低
脉冲宽度高
串行数据输出时钟
通道选择时钟（采样频率）
占空比
串行接口时序
（注18 ）
从模式（ SMODE1 = "L" ）
SCLK周期
SCLK脉冲宽度低
脉冲宽度高
SCLK上升到LRCK边缘
（注19 ）
LRCK边缘到SCLK上升沿
（注19 ）
LRCK边到SDATA MSB有效
SCLK下降沿到SDATA有效
SCLK上升沿到FSYNC边沿（注19 ）
FSYNC边到SCLK上升沿（注19 ）
主模式（ SMODE1 = "H" ）
SCLK频率
占空比
FSYNC频率
占空比
SCLK下降到LRCK边缘
LRCK边到FSYNC上涨
SCLK下降沿到SDATA有效
SCLK下降沿到FSYNC边缘
掉电时序
PD
脉冲宽度
PD
瑞星SDATA有效
（注20 ）
符号
f
CLK
t
CLKL
t
CLKH
f
CLK
t
CLKL
t
CLKH
f
SLK
f
s
民
4.096
15.9
15.9
6.144
20.83
20.83
16
25
典型值
12.288
最大
25.088
单位
兆赫
ns
ns
兆赫
ns
ns
兆赫
千赫
%
18.432
20.736
3.072
48
6.144
98
75
t
SLK
t
SLKL
t
SLKH
t
单反
t
LRS
t
DLR
t
DSS
t
SF
t
FS
f
SLK
f
FSYNC
t
单反
t
LRF
t
DSS
t
SF
t
PDW
t
PDV
159.4
65
65
30
30
50
50
30
30
64fs
50
2fs
50
-20
1
-20
150
516
50
20
20
ns
ns
ns
ns
ns
ns
ns
ns
ns
Hz
%
Hz
%
ns
tSLK
ns
ns
ns
1/fs
注18 ：参见串行数据接口。
注19 ：指定LRCK和FSYNC边缘不与SCLK的上升沿重合。
注20： LRCK上升沿PD后面的数字所带来的高。该值是在主模式。
在从模式下，它变成1 LRCK时钟（ 1 / FS ）长。
0155-E-00
-9-
1997/1
AKM [ ASAHI KASEI MICROSYSTEMS ]
