旭化成
■ AC特性
[AK2301BX]
◆
PCM
インターフェース
（ 10毫克帧，短帧）
特記なき場合、Ta=-40
至+ 85 ℃ ， VDD = 3.0 〜 3.6V ， VSS = 0V ， FS = 8kHz的においての定义となります。全ての
出力ピンのタイミングパラメータはVOH
= 0.8VDD及びVOL = 0.4Vにて测定されます。
全ての入力ピンのタ
イミングパラメーターはVIH
= 0.7VDD及びVIL = 0.3VDDにて测定されます。
パラメータ
FS频率
BCLK频率
BCLK脉冲宽度（高/低）
上升/下降时间： （ BCLK ， FS ， DX ， DR ）
保持时间： BCLK低到高FS
建立时间： FS高到BCLK低
建立时间： DR将BCLK低
保持时间： BCLK低到DR
延迟时间： BCLK高到DX有效。
超长帧
保持时间： 2期BCLK低到fs低
延迟时间： FS或BCLK高，以较迟者为准，到DX有效
注1）
FS脉冲宽度低
短帧
保持时间： BCLK低到低FS
建立时间： FS低到BCLK低
（注１）50pFの負荷容量、及び0.2mA駆動時
t
HBFS
t
的SFB
60
60
ns
ns
図2
nd
記号
f
PF
f
PB
t
WBH
t
WBL
t
RB
t
FB
t
HBF
t
SFB
t
深圳发展银行
t
HBD
注1）
t
DBD
民
-1.0%
-
0.4/
f
PB
典型值
8
32FS/
64FS
-
最大
+1.0%
-
8 ＆ frac12 ; PWM
千赫
千赫
0.6/
f
PB
美国证券交易委员会
40
ns
ns
ns
ns
ns
60
ns
図1,
2
60
60
60
60
t
HBFL
t
DZFL
t
WFSL
60
60
1
ns
ns
BCLK
図1
◆
I2S
インターフェース
パラメータ
BCLK脉冲宽度（高/低）
建立时间： DR将BCLK高
保持时间： BCLK高到DR
延迟时间： BCLK lLow到DX有效。
（注2）50pFの負荷容量、及び0.2mA駆動時
注2)
記号
t
WBH
t
WBL
t
深圳发展银行
t
HBD
t
DBD
民
60
60
60
60
典型值
最大
8 ＆ frac12 ; PWM
ns
ns
ns
ns
図3
◆
PLL
パラメータ
MCLK脉冲宽度（高/低）
PLLOUT脉冲宽度（高/低）
注3)
記号
t
MWH
t
MWL
民
11.5
0.4
×
0.5
×
t
PLLCYC
t
PLLCYC
典型值
最大
8 ＆ frac12 ; PWM
ns
図4
ns
t
PLLWH
t
PLLWL
（注3）20pFの負荷容量、及び0.2mA駆動時。
0.5
×
VDD ***
<MS0599-J-00>
7
2007/2
AKM [ ASAHI KASEI MICROSYSTEMS ]
