ASAHI KASEI
[AK4368]
スイッチング特性
(Ta=25°C; AVDD, DVDD, PVDD, HVDD=1.6 ∼ 3.6V; CL = 20pF)
Parameter
Symbol
min
typ
max
Units
Master Clock Input Timing
Frequency (PLL mode)
(EXT mode)
Pulse Width Low (Note 19)
Pulse Width High (Note 19)
AC Pulse Width (Note 20)
LRCK Timing
fCLK
fCLK
tCLKL
tCLKH
tACW
11.2896
2.048
0.4/fCLK
0.4/fCLK
18.5
-
-
-
-
-
27
12.288
MHz
MHz
ns
ns
ns
-
-
-
Frequency
Duty Cycle: Slave Mode
Master Mode
fs
Duty
Duty
8
45
-
44.1
-
50
48
55
-
kHz
%
%
MCKO Output Timing (PLL mode)
Frequency
fCLKO
dMCK
dMCK
0.256
40
-
-
-
33
12.288
60
-
MHz
%
Duty Cycle (Except fs=32kHz, PS1-0= “00”)
(fs=32kHz, PS1-0= “00”)
Serial Interface Timing (Note 21)
Slave Mode (M/S bit = “0”):
BICK Period
%
tBCK
tBCKL
tBCKH
tLRB
tBLR
tSDH
tSDS
312.5
100
100
50
50
50
-
-
-
-
-
-
-
-
-
-
-
-
-
-
ns
ns
ns
ns
ns
ns
ns
BICK Pulse Width Low
Pulse Width High
LRCK Edge to BICK “↑” (Note 22)
BICK “↑” to LRCK Edge (Note 22)
SDATA Hold Time
SDATA Setup Time
50
Master Mode (M/S bit = “1”):
BICK Frequency (BF bit = “1”)
(BF bit = “0”)
BICK Duty
BICK “↓” to LRCK
SDATA Hold Time
fBCK
fBCK
dBCK
tMBLR
tSDH
-
-
-
64fs
32fs
50
-
-
-
-
-
50
-
Hz
Hz
%
ns
ns
ns
−50
50
50
SDATA Setup Time
Control Interface Timing (3-wire Serial mode)
CCLK Period
tSDS
-
-
tCCK
tCCKL
tCCKH
tCDS
tCDH
tCSW
tCSS
200
80
80
40
40
150
50
50
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
ns
ns
ns
ns
ns
ns
ns
ns
CCLK Pulse Width Low
Pulse Width High
CDTI Setup Time
CDTI Hold Time
CSN “H” Time
CSN “↑” to CCLK “↑”
CCLK “↑” to CSN “↑”
tCSH
Note 19. ACカップリング時を除く。
Note 20. MCKIに対して直列にコンデンサを接続し、抵抗をグランドに対して接続した場合のグランドに対す
るパルス幅。(Figure 3参照)
Note 21. シリアルデータインタフェースの項を参照して下さい。
Note 22. この規格値はLRCKのエッジとBICKの“↑”が重ならないように規定しています。
MS0409-J-01
2005/08
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