多路分用器( DEMUX)
该模块采用的回收
来自CDR块的串行数据
和多路分解成一个20位的
并行字组成的
16位字字段和4位
代码字段。
解码器(解码)
该块解码的4位
代码字段,并确定
是否在16位字字段是:
正常或倒置;数据,控制
或者空闲的话;或错误。该
标志位也从解码
的数据字。
字对齐( WORD ALIGN )
该模块检测到错误输出
放的解码器块的。上
检测连续两次失误,
WORD ALIGN请求位
调整到时钟发生器
(假设WSYNCDSB = 0)。
如果单纯增强模式
接合( ESMPXENB = 1 ),则
字对齐块寻找一个
在加密过渡的标志
位超过32个字的窗口。
如果未检测到转变,
WORD ALIGN请求位
调整到时钟发生器
(假设WSYNCDSB = 0)。
当位调节输出
已经为低64到128
即, RXREADY输出变
高。如果该位调整输出
变高, RXREADY
立即变低。
旗解扰器
( FLAG DESCRM )
此块解扰标志
位,如果该增强的单工模式
接合( ESMPXENB = 1) ; oth-
erwise ,该标志位是未改变的。
加扰可确保所标志
位是动态的,因此可以
由字对齐检测
块。扰的标志
位提供了一个额外的电平
保护谨防im-
造成适当的字对齐
静态有效代码字段位是
嵌入的数据字段内。
增强的单工模式可以是
关闭( ESMPXENB = 0)到
使其与兼容
以前的版本G-环线。
与此模式下关闭和
TXFLGENB = 1时,该标志位是
发送译出至Rx 。
如果TXFLGENB = 0时,标志
位将轮流在与Tx 。
当RXFLGENB = 0时,Rx
将使用此交替标志
错误检查。
平行自动同步
系统(通过)
如图4中所示,该系统
包括3个部分:
平行延迟模块(延时),
输出锁存器模块( OUTPUT
LATCH ) ,以及同步
逻辑块( SYNC逻辑)。这
系统被设计成提供
一个简单的界面,并行
输出一个同步系统。
背景
传统上,并行输出
正在同步输出的下降
RXCLK1的边缘,如图中
图4.1 。由于该时钟
从串行数据中恢复,
这个时钟是同步的
在与Tx远程时钟。
当Tx和Rx时钟是
不同步, FIFO的是usu-
盟友使用过频
域。 FIFO的大小
和频率差
确定的最大数据包
传输的大小。
当来自Tx时钟是
同步的与接收时钟,
数据可以被发送continu-
ously没有FIFO的自
并行输出数据是同步的
理性与当地REFCLK 。
但是,由于链路距离和
其它物理变量,厘清
该REFCLK到的略去阶段
恢复的数据是不可预测的。
因为这个未知相,
的回收的采样
字必须被调整,以使
内部建立/保持时间不
侵犯。此外,在多
渠道体系的设置
相必须是一致的,使得
跨渠道时隙
被保留。
通系统的设计
通过感测解决这些问题
之间的相位差
本地REFCLK与回收
时钟,并且将相位
与并行输出数据
延迟块,使得其可以是
同步输出的上升沿
NC
SRQIN
DATA 16位
TX[0-15]
Tx
HSOUT ±
HSIN ±
SHFIN
SHFOUT
RXCLK0/1
RX[0-15]
NC
NC
Rx
PASSENB
TXCLK
SRQOUT
REFCLK
TXCLK
NC
REFCLK
图4.1 。传统的G-链接配置与PASS禁止( PASSENB = 0 ) 。
恢复的数据字和RXCLK0 / 1是同步与TXCLK 。
7