的REFCLK 。通过调整
数据字的相位，而
比REFCLK ，最优设置
时实现对输入
该芯片接口到锁存器
在Rx 。
为之间的相对相位
欣±输入和REFCLK
慢慢地漂移随着时间的推移，由于envi-
境的变化，通票
系统是能够吸收这
某种程度，并且能够复位
和重新优化的采样
当保证金超出。
延迟块
并行延迟块具有一个
为20％可调延迟范围
80 ％的数据字的。其延迟
由同步逻辑控制
块。这个延迟块用于
对于所有的数据位，标志位
以及状态位。
输出锁存器模块
此块是积极的银行
边沿触发D触发器/触发器。该
时钟选择由SYNC
逻辑块是要么重新
包括时钟RXCLK1当
PASS系统被禁止，或
REFCLK当PASS系统
被使能（ PASSENB = 1）。
SYNC逻辑块
该SYNC逻辑块的功能
灰是到的相位比较
恢复的数据到REFCLK ，以
设置延迟块的状态，
检测时的延迟范围
已被超过，并重新
上盖采用了新的延迟设置。
它也被设计以支持一个
在主/从配置
多通道环境。
当RXREADY变为高电平时，该
最佳延迟选择是阻止 -
开采的班产
SHFOUT ：
SHFOUT = 0延迟收回
SHFOUT = 1延时延长
延迟的实际设置
块与移位确定
输入SHFIN 。
当REFCLK的相
漂移到内的字的10％的
界， RXDSLIP输出
被设置为高，并且一个新的选择
SHFOUT选择。这种转变重
追求输出SQROUT置高
当RXDSLIP条件
检测到，或者如果换档请求
输入SRQIN变高。
单通道配置
在单个信道的配置，
SHFIN只是绑SHFOUT
如图4.2 。菊花
链信号SRQIN被设置为低
（接地）和SRQOUT留
悬空。
后RXREADY变高，则
延迟块能吸收相
串行输入之间的变化
欣±和REFCLK一个迷你
最好的妈妈
±
4个串行位，
或字周期的20％。这
利润率下降是由于有限
上升/下降时间和设置时间
内部电路。
SRQIN
DATA 16位
TX[0-15]
HSOUT ±
HSIN ±
SHFIN
SHFOUT
RXCLK0/1
RX[0-15]
Tx
Rx
PASSENB
TXCLK
+V
CC
SRQOUT
NC
REFCLK
REFCLK
图4.2 。与PASS单通道配置中启用（ PASSENB = 1 ） 。
恢复的数据字和RXCLK0 / 1是同步与REFCLK 。
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