ADSP-2181
14引脚， 2排针带标头锁定式设计，在针脚某些地区7
化，必须从标题中删除引脚7 。该引脚必须
为0.025英寸见方，至少0.20英寸的长度。销spac-
ING应该是0.1 ×0.1英寸。销带的头必须有
至少有0.15英寸的间隙各方接受的EZ -ICE
探头插头。销带标头是可以从供应商如
3M ，麦肯齐和Samtec公司。
目标存储器接口
目标系统接口信号
当被安装在EZ -ICE的牌，并在某些性能
系统信号的变化。设计你的系统是兼容的
通过引入以下的系统接口的信号变化
在EZ -ICE板：
• EZ -ICE仿真引入了一个8 ns的传播延迟BE-
补间目标电路和DSP上的
RESET
信号。
• EZ -ICE仿真引入了一个8 ns的传播延迟BE-
补间目标电路和DSP上的
BR
信号。
• EZ -ICE仿真搭理
RESET
和
BR
当单
步进。
• EZ -ICE仿真搭理
RESET
和
BR
在仿真时，
空间（ DSP中止） 。
• EZ -ICE仿真忽略目标的状态
BR
在某些
模式。其结果是，目标系统可以采取的控制
DSP的外部存储器总线
只
如果总线授予（BG ）被置
通过EZ -ICE板的DSP 。
目标架构文件
为你的目标系统必须与EZ -ICE兼容仿效
荡器，它必须符合所列出的存储器接口指南
下文。
PM ， DM ， BM ，国际移民组织和CM
设计你的程序存储器（ PM ） ，数据存储器（ DM ） ，
字节的存储器（ BM ） ， I / O存储器（ IOM ）和复合
存储器（CM ）的外部接口，以符合最坏的情况下
器件的时序要求和开关特性
在DSP的数据手册中规定。的性能
EZ -ICE可向公布最坏情况下的规范
一些存储器访问时序要求和开关
的特点。
注意：
如果目标不能满足最坏情况下的芯片规范
重刑内存访问参数，你可能无法
仿真的电路在所需CLKIN的频率。 DE-
等候规范违规的严重程度，你可以
有麻烦制造系统的DSP组件
统计学开关特性和时序变化要求一
公布的范围内求。
限制：
在ADSP - 2181的所有存储器选通脉冲信号
（ RD ，
WR ， PMS ， DMS ， BMS ， CMS
和
IOMS ）
在您使用
目标系统必须具有10 kΩ的上拉电阻连接时，
在EZ -ICE正在使用。上拉电阻是必要的
因为没有内部上拉电阻，以保证他们的状态
在长时间的三态条件与典型的产生
EZ -ICE调试会话。这些电阻可以在被删除
当EZ -ICE不使用你的选择。
在EZ -ICE软件可以让你在它的链接加载程序
（可执行文件）的形式。在EZ -ICE PC程序无法加载节
你的可执行文件位于启动页面（链接器）的系统蒸发散。
除了开机页面0 （加载到下午RAM） ，所有
映射到启动页的可执行文件的部分是不
加载。
写下你的目标架构文件，以表明只PM
RAM可用于程序存储，使用EZ -ICE时
软件的加载功能。数据可以被加载到下午RAM或
DM RAM 。
Rev. D的
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