数据表
电路描述
参考输入部分
基准输入级如图10所示。 SW1和SW2
是常闭开关。 SW3是常开的。当
省电模式后， SW3被关闭， SW1和SW2处于
开。这确保了没有装载在REF的
IN
针
在掉电。
掉电
控制
100kΩ
与R计数器
卜FF器
SW3
NO
04437-010
ADF4360-3
N = BP + A
13位乙
计数器
负载
从VCO
预分频器
P/P+1
系数
控制
负载
5位A
计数器
04437-011
TO PFD
NC
REF
IN
NC
SW1
N分频器
SW2
图11. A和B计数器
v计数器
14位R计数器允许输入参考频率
进行分频，以产生参考时钟的相
频率检测器（PFD ） 。分频比为1至16383顷
允许的。
图10.参考输入级
预分频器（P / P + 1 ）
该双模预分频器（P / P + 1） ，随着A和B的
计数器，使大的分频比，
N
，要实现
（N = BP + A） 。双模分频器，在CML操作
的水平，需要来自VCO的时钟和分频，下降到
管理频率的CMOS A和B计数器。该
预分频器是可编程的。它可以在软件中设定为8/9 ，
16/17 ，或32/33 ，并且基于一个同步4/5核心。有
为充分连续输出的最小分频比可能
频率;这个最小为P ，则预分频器决定
值，并且由（P给定
2
− P).
PFD和电荷泵
在PFD输入端需要从R计数器和N计数器
（N = BP + A） ，并且产生一个输出正比于相
和它们之间的频率差。图12是
简化原理图。 PFD内置一个可编程延迟
元件，用于控制所述反冲脉冲的宽度。这
脉冲确保有PFD传递无死区
功能并最大限度地减少相位噪声和参考杂散。两
在R计数器锁存位， ABP2和ABP1 ，控制宽度
脉冲（见表9）。
V
P
收费
泵
A和B计数器
A和B计数器CMOS结合的双模
预分频器，允许在PLL广泛的分频比
反馈计数器。该计数器是特定网络编辑工作时，
分频器的输出是300兆赫以下。因此，利用压控振荡器
2.5 GHz的频率， 16/17预分频器值是有效的，但
8/9的值是无效的。
HI
D1
U1
Q1
UP
R分频器
CLR1
脉冲吞吐功能
A和B计数器，结合双模
预分频，使之能够产生输出频率的
仅由参考频率由R的分割间隔
VCO频率方程为
HI
D2
U2
N分频器
可编程
延迟
U3
CP
ABP1
CLR2
Q2
ABP2
下
f
VCO
= [
(
P
×
B
)
+
A
] ×
f
REFIN
/
R
其中：
f
VCO
是VCO的输出频率。
P
是双模预置分频器的预置模数（ 8/9 ，
16/17 ，等等） 。
B
是二进制13位计数器（ 3〜 8191 ）的预设分频比。
A
是二进制5位吞计数器（ 0〜31 ）的预设分频比。
f
REFIN
是外部参考频率振荡器。
CPGND
R分频器
N分频器
CP输出
图12. PFD的简化原理图和时序（锁）
版本C |第9页的24
04437-012
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