AD9857
引脚功能描述
PIN号
20–14, 7–1
助记符
D0–D6, D7–D13
I / O
I
引脚功能
14位并行数据总线的I和Q数据。所需的数字格式是二进制
补充与D13为符号位和D12 -D0为数值位。
交替的14位字被多路分解到I和Q数据路径
（除了在插值DAC模式下工作时，在这种情况下，每
字被路由到I数据路径）。当中的TxEnable引脚为高电平，
下一个被接受的字被假定为I数据，接下来的Q数据，等等。
3.3 V数字电源引脚（ S） 。
数字地引脚（ S） 。
廓选择引脚1 LSB的两个廓选择引脚。在联
与PS0 ，选择四廓CON连接gurations之一。
廓选择引脚0两廓最高位选择引脚。在联
与P1 ，选择四廓CON连接gurations之一。
串行端口片选引脚。低电平有效的信号，使得多个器件
在单一的串行总线。
串口数据时钟引脚。串行数据时钟串行端口。
串行端口输入/输出数据引脚。对于串行双向串行数据引脚
端口。该管脚可被编程为作为串行
仅输入
销，经由
控制寄存器位00h<7> 。默认状态是双向的。
串行端口输出数据引脚。该引脚用作串行数据输出引脚时，
SDIO引脚CON连接gured串行输入唯一的模式。默认状态为三态。
串行端口同步引脚。同步串行端口，而不会影响
可编程寄存器的内容。这是一个积极的高投入是中止
当前串行通信周期。
无连接。
3.3 V模拟电源引脚（ S） 。
模拟接地引脚（ S） 。
DAC输出引脚。普通DAC输出电流（模拟） 。
DAC的互补输出引脚。互补DAC输出电流（模拟） 。
DAC参考旁路。通常不使用。
DAC电流设置引脚。设置DAC的基准电流
锁相环滤波器。 R-C网络锁相环滤波器。
时钟模式选择引脚。该引脚上的逻辑高电平选择差
REFCLK输入模式。逻辑低电平选择单端REFCLK
输入模式。
参考时钟引脚。在单端时钟模式下，该引脚为参考
时钟输入。在差分时钟模式下，该引脚为正极时钟输入。
反向参考时钟引脚。在差分时钟模式下，该引脚为
负时钟输入。
数字掉电引脚。该引脚置为有效关闭的数字部分
该设备以节省电源。但是，如果选择了，则PLL保持运行。
硬件复位引脚。积极的高投入，强制器件进入
prede网络斯内德状态。
PLL锁销。有源高输出符号化，实时的，当PLL处于
“锁定”状态。
中投溢出引脚。该引脚上的活动表明CIC滤波器是
“溢出”的状态。该引脚通常是“低” ，除非投溢出。
并行数据时钟/频率更新引脚。如果不是在单色调模式，这
销是一个应该被用作一个时钟同步的接收的输出信号
对销D13至D0的14位并行数据字。在单色调模式，该引脚为
一个输入信号，用于同步改变的频率调谐字的传送
（ FTW ） ，在活动配置文件（ PSX ）累加器（ FUD =频率更新
信号）。当型材通过对PS- PS1销装置改变时， FUD的确
没有被断言以使FTW活性。
当TxENABLE上被置位，该设备处理通过将I和Q数据
数据通路;否则0被内部代替I和Q数据输入
的信号路径。第一个数据字被接受时TxENABLE上被置
高被当作I数据，则下一个数据字是Q数据，等等。
8–10, 31–33, 73–75
11–13, 28–30, 70–72,
76–78
21
22
23
24
25
DVDD
DGND
PS1
PS0
CS
SCLK
SDIO
I
I
I
I
I / O
26
27
SDO
SYNCIO
O
I
34, 41, 51, 52, 57
35, 37, 38, 43, 48,
54, 58, 64
36, 39, 40, 42, 44, 47,
53, 56, 59, 61, 65
45
46
49
50
55
60
NC
AVDD
AGND
IOUT
IOUT
DAC_BP
DAC_RSET
PLL_FILTER
DIFFCLKEN
O
O
I
O
I
62
63
66
67
68
69
79
REFCLK
REFCLK
DPD
RESET
PLL_LOCK
CIC_OVRFL
PDCLK / FUD
I
I
I
I
O
O
I / O
80
TxEnable位置
I
第0版
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