数据表
引脚配置和功能描述
FS调整
1
REFIN
2
16
15
14
AD9832
COMP
AVDD
IOUT
AGND
PSEL0
PSEL1
FSELECT
FSYNC
09090-006
REFOUT
3
DVDD
4
DGND
5
MCLK
6
SCLK
7
SDATA
8
AD9832
顶视图
（不按比例）
13
12
11
10
9
图6.引脚配置
表4.引脚功能描述
PIN号
1
2
3
4
5
6
7
8
9
10
助记符
FS调整
REFIN
REFOUT
DVDD
DGND
MCLK
SCLK
SDATA
FSYNC
FSELECT
描述
全面的调整控制。电阻（R
SET
）连接该引脚与AGND之间。这就决定了
满量程DAC电流的幅度。 R之间的关系
SET
和满量程电流
IOUT
满量程
= 12.5 ×
V
REFIN
/R
SET
,
哪里
V
REFIN
= 1.21 V名义和
R
SET
= 3.9 kΩ的典型。
参考电压输入。该AD9832可与任何车载参考，这可从使用
该REFOUT引脚或外部参考。要使用的参考连接到REFIN引脚。在AD9832
接受1.21 V标称的参考。
参考电压输出。在AD9832具有价值1.21 V标称板载参考。该参考
可在REFOUT引脚。此引用作为参考到DAC通过连接REFOUT与REFIN 。
REFOUT应脱钩与10 nF电容到AGND。
正电源的数字部分。一个0.1 μF去耦电容应连接之间
DVDD和DGND 。 DVDD可以有5伏±10％或3.3伏± 0 ％的值。
数字地。
数字时钟输入。 DDS的输出频率表示为MCLK的频率的二进制小数。这
时钟确定输出频率精度和相位噪声。
串行时钟，逻辑输入。数据移入AD9832在每个SCLK下降沿。
串行数据输入，逻辑输入。的16位串行数据字被加到该输入端。
数据同步信号，逻辑输入。当此输入变为低电平，内部逻辑被告知
一个新字被加载到设备中。
频率选择输入。该频率寄存器， FREQ0或FREQ1 ，被用在相FSELECT控制
累加器。频率寄存器要使用可以使用FSELECT销或FSELECT位进行选择。 FSELECT
采样的上升MCLK边缘。 FSELECT需要时MCLK上升沿时是处于稳定状态。如果
当出现上升沿FSELECT变化值，有一个MCLK周期的不确定性，当控制
传送到其它频率的寄存器。为了避免任何不确定性， FSELECT上的变化不应该有一致
MCLK上升沿。当该位被用来选择频率寄存器， FSELECT引脚应连接到DGND 。
相位选择输入。该AD9832有四个相位寄存器。这些寄存器可以用来改变的值是
输入的SIN ROM中。相位寄存器中的内容被添加到相位累加器的输出，输入
PSEL0和PSEL1选择相位寄存器中使用。可替换地，相位寄存器中使用可
使用PSEL0和PSEL1位选择。像FSELECT输入， PSEL0和PSEL1采样的上升
MCLK优势。因此，这些投入需要时MCLK上升沿时是处于稳定状态，或有一个
1 MCLK的周期的不确定性时，控制被转移到所选择的相位寄存器。当相位
寄存器正在被PSEL0和PSEL1位控制，该引脚应与DGND 。
模拟地。
电流输出。这是一个高阻抗的电流源。负载电阻应连接IOUT与AGND之间。
正电源的模拟部分。一个0.1 μF去耦电容应连接之间
AVDD和AGND 。 AVDD可以有5伏±10％或3.3伏±10％的值。
补偿引脚。这是一个补偿引脚的内部参考放大器。一个10 nF去耦陶瓷
电容应连接在COMP和AVDD之间。
11, 12
PSEL1,
PSEL0
13
14
15
16
AGND
IOUT
AVDD
COMP
修订版E |第28 7
AD [ ANALOG DEVICES ]
