AD876
表一输出数据格式
约。
AIN （V）的
>4
4
3
2
<2
X
三数据
州D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
0
0
0
0
0
1
1
1
1
0
0
Z
1
1
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0
Z
1
1
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0
Z
1
1
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0
Z
1
1
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0
0
Z
1
1
0
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0
Z
1
1
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0
Z
1
1
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0
0
Z
1
1
0
0
0
Z
1
1
0
0
0
Z
对于DRV
DD
= 5 V时， AD876的输出信号摆幅相容
IBLE既高速CMOS与TTL逻辑系列。为
TTL模式， AD876芯片上，输出驱动器被设计为
支持多种高速TTL家庭（F ， AS ， S）的。为
应用中的时钟速率低于20 MSPS，其他的TTL
户可能是合适的。对于低电压接口
CMOS逻辑， AD876维持20 MSPS操作
DRV
DD
= 3.3 V.在任何情况下，请检查你的逻辑系列数据
片用于与AD876数字规范的兼容性
表。
三态输出
低功率模式的功能被设置，使得对于STBY =
高， AD876的时钟禁用时，静态功耗
将低于50毫瓦。
接地和布局规则
如为任何高性能装置的情况下，适当的地面
荷兰国际集团和布局技术是实现最佳至关重要
性能。在AD876的模拟和数字地
已经分开来优化收益管理
电流在一个系统中。建议在印刷电路
至少4层的板（PCB）采用一个接地平面，并且
电源层使用与AD876 。使用地面和
电源层具有明显的优势：
1.环路面积的最小化由信号所包括
和它的返回路径。
2.阻抗的最小化与接地有关的
和电源路径。
3.电源形成的固有的分布电容
平面，印刷电路板的绝缘和接地平面。
这些特征导致两种减少电 -
磁干扰（EMI）和在全面改善
性能。
设计一个布局可以防止噪声从重要的是
耦合到输入信号。数字信号不应运行
在与输入信号迹线平行并且应该被路由
远离输入电路。单独的模拟和数字
理由应该直属AD876连接在一起。一
在AD876在硬地面上，也是可以接受的，如果
电源和接地回路电流精心管理。一
根据经验，混合信号布局的一般规律决定了的
从数字电路返回电流不应通过
关键的模拟电路。为了进一步布局的建议，请参阅
AD876评估板数据资料。
数字输出
的AD876的数字输出可以被放置在一个高im-
通过设置三态引脚为高电平pedance状态。
这个功能被提供，以便在电路测试或
评价。请注意，此功能并非用于使能/
禁止从总线上ADC输出在20 MSPS 。另外，为了
避免转换过程中采样的模拟信号的腐败
（ 3.5个时钟周期） ，强烈建议AD876
输出之前被第一采样总线上激活。为
预算时间，最大访问和float的目的
延迟时间（叔
DD
, t
HL
在图15中示出）为AD876是
150纳秒。
三态
t
DD
D0–D9
活跃
t
HL
高阻抗
图22.高阻抗输出时序图
每个芯片上的缓冲器，用于将AD876的输出比特（D0 -D9 ）
从DRV电
DD
电源引脚，独立于AV
DD
or
DV
DD
。输出驱动器的尺寸以适应各种逻辑
家庭，同时尽量减少毛刺能量gener-量
ated 。在所有情况下，一个扇出的一个推荐，以保持
在下面指定的20 pF的输出数据位容性负载
的水平。
版本B
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