AD7943/AD7945/AD7948
AD7943时序规范
1
(T
参数
t
STB2
t
DS
t
DH
t
斯里兰卡
t
LD
t
CLR
t
ASB
t
SV3
限@
V
DD
= +3 V至3.6 V
60
15
35
55
55
55
0
60
40
10
25
35
35
35
0
35
A
= T
民
给T
最大
中，除非另有说明）
单位
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最大值）
描述
STB脉宽
数据建立时间
数据保持时间
SRI数据脉宽
负载脉宽
CLR脉宽
闵梯么之间的频闪输入移位
注册并加载DAC寄存器
STB时钟边沿到SRO数据有效延迟
限@
V
DD
= +4.5 V至+5.5 V
笔记
1
所有输入信号均指定与指定tR = tF = 5纳秒（10％至90％的5伏）和定时从1.6V潮流和t f的电压电平不应当超过1
µs
在任何数字输入。
2
STB标记/空间比例范围为60/40至40/60 。
3
t
SV
测量用图2的负载电路并且被定义为所需的输出时间跨越0.8V或2.4V。
特定网络阳离子如有更改，恕不另行通知。
t
机顶盒
STB1,
STB2,
STB4
STB3
t
DH
t
DS
t
斯里兰卡
斯里兰卡
DB11(N)
（MSB）
DB10(N)
DB0(N)
t
ASB
LD1,
LD2,
CLR
SRO
t
LD ，
t
CLR
t
SV
DB10(N–1)
DB0(N–1)
图1. AD7943时序图
1.6mA
I
OL
输出
针
+2.1V
C
L
50pF
200 A
I
OH
图2.负载电路的数字输出时序规范
版本B
–5–
AD [ ANALOG DEVICES ]
