AD7890
引脚功能说明
针
1
2
助记符
AGND
SMODE
描述
模拟地。对于采样/保持，比较器和DAC的参考地。
控制输入。确定是否部分工作在它的外部时钟（从）或自时钟
（主）串行模式。与SMODE在逻辑低电平时，器件处于与自同步串行模式
RFS
和SCLK为输出。这种自我时钟模式是很有用的，用于连接到移位寄存器或
DSP处理器的串行端口。与SMODE在逻辑高电平时，是在它的外部时钟
与SCLK串行模式和
RFS
作为输入。这个外部时钟模式是用于连接有用
微控制器如8XC51和68HCxx和用于连接到所述的串行端口
DSP处理器的串行端口。
数字地。数字电路的接地参考。
外部电容。一个外部电容连接到这个引脚来确定的长度
内部脉冲（见
CONVST
输入和控制寄存器部分） 。该引脚上的大电容
延长脉冲，以允许通过外部抗混叠滤波器或信号稳定时间延迟
调理电路。
转换的开始。边沿触发逻辑输入。低到这个输入高电平的跳变放采样/保持
为保持状态，并启动转换提供的内部脉冲超时（见控制
寄存器部分） 。如果内部脉冲激活时
CONVST
变高时，采样/保持不会
进入保持状态，直到脉冲时间了。如果内部脉冲超时时
CONVST去
高，
的上升沿
CONVST
驱动采样/保持进入保持状态，启动转换。
时钟输入。外部TTL兼容的时钟被施加到该输入管脚提供时钟
源转换序列。在自同步串行模式下， SCLK输出推导
从这个CLK IN引脚。
串行时钟输入。在外部时钟（从）模式（见串行接口部分）这是一个
外部施加的串行时钟，它用于对串行数据加载到控制寄存器和访问
从输出寄存器的数据。在自时钟（主）模式下，内部串行时钟，这是
从时钟输入（ CLK IN）得到的，在这脚出现。再次，这是用来加载串行数据
控制寄存器，并从输出寄存器访问数据。
发送帧同步脉冲。低电平有效逻辑输入后，预计串行数据
落入此信号的边沿。
接收帧同步脉冲。在外部时钟模式下，该引脚为低电平有效
输入与
RFS
作为选通或成帧脉冲从输出访问的串行数据从外部提供
注册。在自时钟模式下，它是在内部生成的活性低的输出和
提供了一个选通或成帧脉冲用于从所述输出寄存器的串行数据。对于这些应用程序
要求的数据被传输，并在同一时间接收到的，
RFS
和
TFS
应连接
在一起。
串行数据输出。十六位的串行数据被提供有一个前导零，前三个
控制寄存器的地址位和12位转换数据。串行数据是在有效
后SCLK下降沿边缘的16边
RFS
变低。从ADC输出编码为2s
补充的AD7890-10和直接二进制为AD7890-4和AD7890-2 。
串行数据输入。要装入串行数据到控制寄存器在此输入提供。第一
串行数据的5位被加载到控制寄存器在SCLK的第一个五年下降沿后
TFS
变低。在随后的SCLK边缘串行数据被忽略，而
TFS
仍然很低。
正电源电压， + 5V
±
5%.
多路输出。多路复用器的输出出现在此引脚。输出电压范围
从该输出为0 V至+ 2.5V的标称模拟输入范围所选择的信道。该
该输出的输出阻抗标称值为3.5 kΩ的。如果没有外部的抗混叠滤波器需要
MUX OUT应该连接到SHA IN 。
采样/保持输入。输入到芯片上的跟踪/保持被施加到该引脚。它是一个高阻抗
输入并将输入电压范围为0 V至2.5 V.
模拟地。对于采样/保持，比较器和DAC的参考地。
模拟量输入通道1。单端模拟输入。模拟输入范围为
±
10 V
（ AD7890-10 ） ， 0 V至4.096 V（ AD7890-4 ）和0 V至+2.5 V（ AD7890-2 ） 。该通道CON组
verted是使用在控制寄存器中的A0，A1和A2的位选择。多路转换器具有瓜拉尼
开球突破前先操作。
–5–
3
4
DGND
C
EXT
5
CONVST
6
CLK IN
7
SCLK
8
9
TFS
RFS
10
数据输出
11
DATA IN
12
13
V
DD
复用器输出
14
15
16
SHA IN
AGND
V
IN1
REV 。一
AD [ ANALOG DEVICES ]
