AD7705/AD7706
时钟寄存器（ RS2 ， RS1 ， RS0 = 0，1 ，0）;上电/复位状态： 05进制
时钟寄存器是一个8位寄存器，数据可以被读出或数据可被写入。表XI勾勒出位
代号为时钟寄存器。
表XI 。时钟寄存器
零（0）
零（0）
零（0）
CLKDIS （0）
CLKDIV （0）
CLK （1）
FS1 （0）
FS0 （1）
零
CLKDIS
零。零必须写入这些位，以确保AD7705 / AD7706的正确操作。如果不这样做
可能导致该装置的未指定的操作。
主时钟禁止位。该位为逻辑1，禁止出现在MCLK OUT引脚的主时钟。
当禁止时， MCLK OUT引脚被拉低。此功能允许用户使用MCLK的灵活性
输出作为时钟源，在关断MCLK OUT作为一个节电功能的系统或其他设备。
当使用在MCLK IN引脚的外部主时钟时， AD7705 / AD7706继续拥有内部
时钟和将与CLKDIS正常转换位活性。当使用晶体振荡器或陶瓷谐振器
在MCLK IN和MCLK OUT引脚， AD7705 / AD7706时钟停止，也没有转换发生
当CLKDIS位是有效的。
时钟分频器位。与此位为逻辑1时，时钟频率出现在MCLK IN引脚被分成两部分
前内部正在使用的AD7705 / AD7706 。例如，当该位被设置为1时，用户可以操作
与之间的MCLK IN和MCLK OUT和内部的部分4.9152 MHz的晶振将与运营
指定的2.4576兆赫。与此位为逻辑0 ，时钟频率出现在MCLK IN引脚是频
昆西内部使用的部分。
时钟位。该位应根据AD7705 / AD7706的操作频率被设置。如果该装置
为2.4576兆赫（ CLKDIV = 0）或4.9152兆赫（ CLKDIV = 1）主时钟频率，那么该位
被设置为“ 1”。如果该装置具有的1兆赫（CLKDIV = 0），或2兆赫（CLKDIV = 1）的主时钟频率，
该位应该被设置为“0” ，该位设置适当的标度电流为给定的工作频率和
还选择（连同FS1和FS0 ）的输出更新速率的设备。如果该位设置不正确的
该设备的主时钟频率，那么AD7705 / AD7706可能不符合规范。
过滤器选择位。随着CLK位， FS1和FS0确定输出更新速率，过滤第一缺口和
-3dB频率如表XII所列。片内数字滤波器提供了一个正弦
3
（或氮化硅/ X
3
）滤波器响应。在
与增益选择，这也决定了器件的输出噪声。更换过滤器槽口
频率，以及所选择的增益，影响分辨率。表I-IV显示滤波器陷波频率的影响
并获得对输出噪声和部分的有效分辨率。的输出数据速率（或有效转化
时间），用于该设备是等于所选的滤波器的第一陷波频率。例如，如果第一槽口
的滤波器被选择为50赫兹，则新单词可在50Hz的输出速率，或每20毫秒。如果第一槽口是
在500赫兹，则新单词可每2毫秒。当这些位被改变校准应启动。
过滤器的满量程步骤输入的所述沉降时间是最坏的情况下4
×
1 /（输出数据速率）。例如，用
过滤第一缺口，在50赫兹，过滤器到满量程的步骤输入的沉积时间为80毫秒（最大值） 。如果第一槽口是在
500赫兹，建立时间为8 ms以下。此沉降时间可减少到3
×
1 /（输出数据速率）由synchroniz-
荷兰国际集团的阶跃输入变化到数字滤波器的重置。换句话说，如果该步骤的输入发生与FSYNC位
高，沉降时间为3
×
从当FSYNC位返回低1 / （输出数据速率） 。
-3dB频率由编程的第一陷波频率根据以下关系式确定：
滤波器的-3 dB频率=
0.262
×
滤波器第一陷波频率
表XII 。输出更新价格
CLKDIV
CLK
FS1 ， FS0
CLK *
0
0
0
0
1
1
1
1
FS1
0
0
1
1
0
0
1
1
FS0
0
1
0
1
0
1
0
1
输出更新速率
20赫兹
25赫兹
100赫兹
200赫兹
50赫兹
60赫兹
250赫兹
500赫兹
-3 dB的滤波器截止
5.24赫兹
6.55赫兹
26.2赫兹
52.4赫兹
13.1赫兹
15.7赫兹
65.5赫兹
131赫兹
*假设在正确的MCLK时钟频率引脚CLKDIV位设置正确。
REV 。一
–13–
AD [ ANALOG DEVICES ]
