AD7701
时序特性
参数
f
CLKIN3 ， 4
在T限制
民
, T
最大
（ A，B版本）
200
5
200
5
50
50
0
50
1000
3/f
CLKIN
100
250
300
790
升/女
CLKIN
+200
(4/f
CLKIN
) +200
5
35
160
160
150
250
200
40
180
200
1, 2
（ AV
DD
æ DV
DD
= +5 V
10％ ; AV
SS
æ DV
SS
= -5V 10 ％ ; AGND = DGND = O V ;
f
CLKIN
= 4.096兆赫;输入电平：逻辑O = 0伏，逻辑1 = DV
DD
)
条件/评论
主时钟频率：内部振荡器门
通常， 4.096兆赫
主时钟频率：外部提供
数字输出上升时间。通常情况下为20 ns
数字输出下降时间。通常情况下为20 ns
SC1 ， SC2 ，以CAL高建立时间
SC1 ， SC2保持时间CAL变高后，
睡觉
高CLKIN高建立时间
数据存取时间（ CS低到数据有效）
SCLK下降沿到数据有效延迟（ 25 ns的典型值）
MSB数据建立时间。通常情况下380纳秒
SCLK高脉冲宽度。通常情况下240纳秒
SCLK低电平脉冲宽度。通常情况下730纳秒
SCLK上升沿为Hi -Z延迟（ L / F
CLKIN
+ 100ns的典型值）
CS
高为Hi -Z延迟
串行时钟输入频率
SCLK输入高电平脉冲宽度
SCLK低电平脉冲宽度
数据存取时间（ CS低到数据有效） 。通常为80纳秒
SCLK下降沿到数据有效延迟。一般为75纳秒
CS
高为Hi -Z延迟
SCLK下降沿为Hi -Z延迟。通常为100 ns
CS
建立时间。通常情况下为20 ns
数据的延迟时间。通常情况下90纳秒
SCLK下降沿为Hi -Z延迟。通常为100 ns
在T限制
民
, T
最大
（ S，T版本）
单位
200
5
200
5
50
50
0
50
1000
3/f
CLKIN
100
250
300
790
升/女
CLKIN
+200
(4/f
CLKIN
) +200
5
35
160
160
150
250
200
40
180
200
千赫分钟
兆赫最大
千赫分钟
兆赫最大
ns（最大值）
ns（最大值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最大值）
ns（最大值）
ns（最小值）
ns（最大值）
ns（最大值）
ns（最大值）
ns（最大值）
兆赫
ns（最小值）
ns（最小值）
ns（最大值）
ns（最大值）
ns（最大值）
ns（最大值）
ns（最小值）
ns（最大值）
ns（最大值）
t
r5
t
f5
t
1
t
2
t
3 6
SSC模式
t
4 7
t
5
t
6
t
7
t
8
t
9 8
t
108, 9
SEC模式
f
SCLK
t
11
t
12
t
137, 10
t
1411
t
158
t
168
AC模式
t
17
t
18
t
19
笔记
11
在+ 25 ° C样品测试，以确保合规性。所有输入信号均采用t指定
r
= t
f
= 5纳秒（10％至90％的5 V）和从1.6V的电压电平的定时
12
请参阅图1至图6 。
13
CLKIN的占空比的范围是20 ％至80％ 。 CLKIN必须提供每当AD7701未处于睡眠模式。如果没有时钟存在在这种情况下，该设备可以
画比规定更高的电流，并可能成为未校准。
14
在AD7701的产品测试和f
CLKIN
在4.096兆赫。它是由特性保证在200 kHz的工作。
15
用10 ％和感兴趣的波形90 ％的点指定。
16
为了使用同步多个AD7701s在一起
睡觉
销，该规范得到满足。
17
t
4
和T
13
测量与图1的负载电路，并定义为所需的输出时间跨越0.8V或2.4V。
18
t
9
, t
10
, t
15
和T
16
从采取的数据输出改变0.5 V的测量时间衍生当载有图1的电路所测得的数是
然后外推回除去的充电或放电的100pF的电容的影响。这意味着，在时序特性所引述的时间是
该部分并作为真正的总线释放时间，如独立的外部总线负载电容。
19
If
CS
返回前高16位输出时， SDATA和SCLK输出将完成当前数据位，然后进入高阻抗。
10
If
CS
被异步激活
DRDY ， CS
如果它发生时将不会被识别
DRDY
高为4个时钟周期。的传播延迟时间可以是如
伟大的，因为4 CLKIN周期加160纳秒。要使用异步时， SDATA保证正确的时钟
CS ，
SCLK输入不应该高早于拍摄
4 CLKIN周期加后160纳秒
CS
变低。
11
SDATA被同步输出输入SCLK的下降沿。
Rev. D的
–5–
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