AD7671
引脚功能说明
针
号
1
2
3, 44–48
4
5
助记符
AGND
AVDD
NC
BYTESWAP
OB/2C
TYPE
P
P
描述
模拟电源接地引脚。
输入模拟电源引脚。名义上5 V.
无连接。
并行模式选择（ 8位/ 16位） 。当低电平时， LSB通过D输出[ 7 ： 0 ]与MSB的
在D输出的[15 ： 8 ] 。高电平时， LSB通过D输出[15 ： 8 ]和MSB通过D输出[ 7 ： 0 ] 。
标准二进制/二进制补码。当OB / 2C为高电平时，数字输出是直
二元;低电平时， MSB被反转，从而导致其内部输出一个二进制补码
移位寄存器。
模式选择。当高和IMPULSE LOW时，该输入选择最快的模式中，最大
吞吐量是可以实现的，最小的转化率必须按顺序施加到保
满规定的精度。当低速，全速精度保持独立的最小值
转换率。
模式选择。当HIGH和LOW WARP ，该输入选择低功耗模式。
在这种模式中，功耗是大约正比于采样速率。
串行/并行选择输入。当低，并行端口选择;高电平时，串行
接口模式被选择，并且数据总线的某些位被用作一串行端口。
位0和位的并行端口数据输出总线1 。当SER / PAR为高电平时，这些输出是
高阻抗。
当SER / PAR为低，这些输出作为位2和位并行端口数据3
输出总线。
当SER / PAR为高电平， EXT / INT为低电平， RDC / SDIN低，这是大师系列
阅读后转换模式。这些输入，串行端口的一部分，被用于减慢，如果需要的话，
内部串行时钟提供时钟数据输出。在其它串行模式下，这些引脚为高
阻抗输出。
当SER / PAR为低，此输出用作位的并行端口数据输出总线4 。
当SER / PAR为高电平时，此输入，串行端口的一部分，作为一个数字选择输入为
选择内部或外部数据时钟，称为主从模式，分别为。同
EXT / INT连接到低电平时，选择内部时钟在SCLK输出。与EXT / INT设定为逻辑
高电平时，输出数据被同步到连接到SCLK输入的外部时钟信号，并
外部时钟门控
CS 。
当SER / PAR为低，此输出用作位的并行端口数据输出总线5 。
当SER / PAR为高电平时，该输入，串行端口的一部分，用于选择的活动状态
同步信号。低电平时， SYNC为高电平有效。高电平时， SYNC为低电平有效。
当SER / PAR为低，此输出用作位的并行端口数据输出总线6 。
当SER / PAR为高，该输入，串行端口的一部分，用于反转SCLK信号。这是
活跃在主机和从机模式。
DI
6
经
DI
7
8
9, 10
11, 12
冲动
SER / PAR
D[0:1]
D [2 ：3]或
DIVSCLK [0：1 ]
DI
DI
DO
DI / O
13
D[4]
或EXT / INT
DI / O
14
D[5]
INVSYNC或
D[6]
或INVSCLK
DI / O
15
DI / O
16
D[7]
或RDC / SDIN
DI / O
当SER / PAR为低，此输出用作位的并行端口数据输出总线7 。
当SER / PAR为高，该输入，串行端口的一部分，用作任何外部数据输入
或读模式选择输入，这取决于EXT / INT的状态。
当EXT / INT为高， RDC / SDIN可以作为一个数据输入到菊花链中的转换
从两个或多个ADC的结果到一个单一SDOUT线。上SDIN的数字数据电平被输出
上数据与16个SCLK周期的读取序列开始后的延迟。
当EXT / INT为低电平， RDC / SDIN来选择读取模式。当RDC / SDIN为高，
以前的数据是在转换过程中就SDOUT输出。当RDC / SDIN为LOW时，数据可以
上SDOUT输出，只有当转换完成。
17
18
19
20
OGND
OVDD
DVDD
DGND
P
P
P
P
输入/输出接口数字电源地。
输入/输出接口数字电源。名义上，在相同的电源作为主机的供应
接口（5V或3V） 。
数字电源。名义上在5 V.
数字电源地。
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版本C
AD [ ANALOG DEVICES ]
