AD7528
接口逻辑信息
DAC的选择：
两个DAC锁存器都有一个共同的8位的输入端口。 CON组
控制输入
DAC A / DAC
B选择哪一个DAC可以接受的数据
从输入口。
模式选择：
图1.一个倒置R-2R梯形结构的情况下，即，双
进制加权电流DAC的输出之间进行切换
和AGND保持了每个梯脚固定电流
独立的开关状态。
等效电路分析
输入
CS
和
WR
控制的选择的操作模式
DAC 。见下面的方式选择表。
写模式：
当
CS
和
WR
二者都低的选定的DAC是在写
模式。选定的DAC输入数据锁存器包括透明
耳鼻喉科及模拟输出响应的DB0 - DB7活动。
保持模式：
图2示出了一个近似等效电路的所述一个
AD7528的D / A转换器，在这种情况下， DAC A.类似
等效电路，可以得出对于DAC B的注意AGND
（引脚1 ）是常见的DAC A和DAC B两者
电流源I
泄漏
由表面和junc-
灰泄漏和，与大多数半导体器件，近似
三方共同加倍每10 ℃。电阻器R
O
如图所示
图2是各不相同的设备的等效输出阻
与输入码（不包括全0代码） 0.8 R键2 R. R的
通常11 kΩ的。 ç
OUT
是由于在N沟道电容
开关和变化从约50 pF到120 pF的视
在数字输入。 G（V
REF
A，N ）是戴维南等效
由于参考输入电压V电压发生器
REF
A和
的R-2R梯形的传递函数。
R
R
O
G（V
REF
A，N ）
I
LKG
C
OUT
AGND
R
FB
A
OUT A
选定的DAC锁存器将保持其存在的数据
DB0 - DB7前夕
CS
or
WR
假设一个高的状态。两
模拟输出保持在所述值对应于在数据
它们各自的锁存器。
模式选择表
DAC A / DAC
B
L
H
X
X
CS
L
L
H
X
WR
L
L
X
H
DAC A
写
HOLD
HOLD
HOLD
DAC B
HOLD
写
HOLD
HOLD
L =低电平状态; H =高状态; X =不在乎。
图2.等效模拟输出DAC A的电路
写周期时序图
芯片选择
t
CS
t
CH
电路信息，数字部分
V
DD
0
DAC A / DAC
B
t
AS
t
WR
t
AH
V
DD
0
V
DD
0
写
t
DS
DATA IN
（ DB0 - DB7 ）
V
IH
V
IL
t
DH
V
DD
0
该输入缓冲器被简单的CMOS倒相器设计为使得
当AD7528是采用V操作
DD
= 5V时，缓冲器
转换成TTL电平输入（ 2.4 V和0.8 V）到CMOS逻辑
的水平。当V
IN
在2.0伏的区域到3.5伏的
输入缓冲器工作于线性区，并通过静态
目前，见图3。为了最大限度地减少供电电流是
建议将数字输入电压尽可能接近的
电源电压（V
DD
和DGND ）作为实际上是可能的。
该AD7528可与在任何电源电压下工作
距离5
≤
V
DD
≤
15伏。随着V
DD
= + 15V输入逻辑
水平CMOS兼容而已，也就是说， 1.5 V和13.5 V.
9
800
I
DD
A（V
DD
= +5V)
700
600
500
400
300
200
100
V
DD
= +5V
V
DD
= +15V
T
A
= +25 C
所有数字输入
绑在一起
8
I
DD
MA（ V
DD
= +15V)
7
6
5
4
3
2
1
0
1
2
3
4
5
6
7
8
V
IN
- 伏特
9
10
11
12
13
14
数据稳定
注意事项：
1.所有输入信号的上升时间和下降时间实测
从10％到90 ％的V的
DD
.
V
DD
= +5V,
t
r =
t
F = 20ns的;
V
DD
= +15V,
t
r =
t
F = 40ns的;
V
IH
+ V
IL
2.定时测量参考电平
2
电路信息-D / A部分
该AD7528包含两个相同的8位乘法D / A CON-
变流器， DAC A和DAC B.每个DAC包含一个高度
稳定的薄膜R-2R梯形和8 N沟道电流steer-
荷兰国际集团开关。简化的D / A电路， DAC A所示
R
V
REF
A
2R
S1
2R
S2
2R
S3
2R
S8
2R
R
R
FB
A
OUT A
AGND
DAC A
数据锁存器
和驱动程序
R
R
电源电流图3.典型的情节，我
DD
与逻辑
输入电压V
IN
为V
DD
= + 5V和+ 15V
图1.简化功能电路的DAC A
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版本B
AD [ ANALOG DEVICES ]
