AD73360
串行端口（ SPORT ）
该AD73360s经由主机处理器通信
双向同步串行端口（SPORT ），这是相容
IBLE与最现代的DSP 。该运动是用来传输
和接收数字数据和控制信息。多种
AD73360s一起被级联（最多为8个的限制），以亲
韦迪附加的输入通道。
在发送和接收模式下，数据传送的
串行时钟（ SCLK）速度与MSB被转移连接第一个。
由于每块AD73360的SPORT采用的是事实
通用串行寄存器的串行输入和输出，通讯
一个AD73360和一个主处理器（ DSP引擎）之间的系统蒸发散
必须始终由AD73360s本身发起。在这
配置AD73360s被描述为是大师
模式。这保证了有输入数据之间不存在冲突
和输出采样。
SPORT概述
输出采样事件，这是当串行寄存器将
覆盖了最新的ADC采样字。一旦SPORT
开始输出的最新的ADC字，它是安全的DSP以
写新的控制字为AD73360 。在一定的配置
系统蒸发散，可将数据写入到所述设备以与所述吻合
输出样本被移出串行寄存器见的
在接口设备。串行时钟速率（CRB ：2-3 ）定义
许多个16位字是如何可以被写入到设备前
下一个输出样本事件会发生。
在体育框图，在图9中示出，详细说明了块
与AD73360包括八个控制寄存器相关联
（ A-H） ，外部MCLK的内部DMCLK分频器和串行
时钟分频器。分隔率是由的设置控制
控制寄存器B的AD73360设有一个主时钟
分频器，允许用户从外部划分的灵活性
可用的高频率的DSP或CPU的时钟，以产生一个低
内部高频主时钟在AD73360这可能是
更适合于任一串行传输或采样速率要求一
求。主时钟分频器有五个分频选项（ 1 ÷
默认情况下，
÷
2,
÷
3,
÷
4,
÷
5 ），其通过加载设置
用适当的寄存器B的主时钟分频器域
代码（见表VI） 。一旦内部设备主时钟
（ DMCLK ）已设置使用主时钟分频器，该
采样率和串行时钟的设置都源自DMCLK 。
MCLK
（外部）
DMCLK
（内部）
该AD73360 SPORT是一个灵活的，全双工，同步
串行端口的协议已经被设计为允许最多
8 AD73360设备进行级联连接，以一个单一的
通过6线接口的DSP。它有一个非常灵活的架构
可以由内部的编程2被配置
控制寄存器中的每一个设备。该AD73360 SPORT都有
三种不同的操作模式：控制模式，数据模式
和混合控制/数据模式。
注：由于每个AD73360有自己的体育节中，
在这两种运动寄存器的设置进行编程。该
寄存器，控制SPORT和采样速率运行（ CRA
和CRB）必须具有相同的值进行编程，否则
可能会出现不正确的操作。
在程序模式（ CRA ： 0 = 0 ）时，器件的内部的配置
化可以通过写八个内部控制进行编程
寄存器。在这种模式下，控制信息可以被写入到或
从AD73360读。在数据模式（ CRA ： 0 = 1 ） ， Infor公司的任何
发送到所述设备息将被忽略，而编码器
节器（ADC）的数据从设备中读取。在这种模式下，只有
ADC的数据从设备中读取。混合模式（ CRA ： 0 = 1
和CRA ： 1 = 1），使用户能够发送控制信息，并
无论是接收控制信息或ADC数据。实现这一点
通过使用16比特的帧作为标志位的MSB。混合模式
降低了分辨率为15位，最高位被用来
表示在16位的帧中的信息是否是控制
信息或ADC数据。
在SPORT特点是使用单一的16位串行寄存器
对于输入和输出数据传送。作为输入和输出
把数据必须共享相同的寄存器也有一些注意事
系统蒸发散必须遵守。主要预防措施是，没有
信息必须被写入到体育不参考
MCLK
分频器
SE
RESET
SDIFS
SDI
3
串行端口
（ SPORT ）
串行寄存器
SCLK
分频器
SCLK
SDOFS
SDO
2
8
控制
注册
A
8
控制
注册
B
8
8
控制
注册
C
控制
注册
F
8
控制
注册
D
控制
注册
G
8
控制
注册
E
控制
注册
H
图9. SPORT框图
在SPORT都可以在四个不同的串行时钟工作（ SCLK ）
价格：从DMCLK ， DMCLK / 2 ， DMCLK / 4或选择
DMCLK / 8，其中DMCLK是内部或设备主
时钟来自外部或引脚主时钟是导致二
由主时钟分频器vided 。护理时，应采取
选择主时钟，串行时钟和采样率分
设置，以确保有足够的时间来读出所有数据
从AD73360之前的下一个采样间隔。
REV 。一
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