AD677
在图3中。在该电路的BUSY用于复位电路
其将系统时钟下提供AD677
CLK 。这用于中断时钟，直到输入后显
最终被收购，已经发生时， BUSY变为
HIGH 。当转换完成， BUSY变为
低，电路如图3截断17 CLK脉冲
宽度是可以容忍的，因为只有其上升沿是至关重要的。
11 3Q
4 1D
12.288MHz
系统
时钟
9 CLK
2Q 7
3D 12
CLR 1
忙
表一，串行输出的编码格式（二进制补码）
V
IN
<Full规模
满量程
满量程 - 1 LSB
中间电平+ 1 LSB
中间电平
Midscle - 1 LSB
- 全刻度+ 1 LSB
- 全量表
<满量程
输出代码
011 . . . 11
011 . . . 11
011 . . . 10
000 . . . 01
000 . . . 00
111 . . . 11
100 . . . 01
100 . . . 00
100 . . . 00
1Q 2
2D 5
CLK
电源和解耦
AD677
74HC175
1 1CLK
13 2CLK
6 1QD
12 2CLR
2 1CLR
2QC 9
2QD 8
样品
该AD677有三个电源输入引脚。 V
CC
和V
EE
提供的电源电压进行操作的模拟部
AD677包括电容DAC ，输入缓冲器和的COM
parator 。 V
DD
提供了操作电源电压
的AD677的数字部分包括数据输出缓冲器
和自动校准控制器。
与大多数高性能的线性电路，改变
电源可以产生在PERFORMANCE无意更改
曼斯电路。理想情况下，以及稳压电源
小于1 ％的纹波应选择。交流输出im-
的电源pedance是频率的一个复杂的函数，
和一般会随着频率而增加。换句话说，高
高频开关带数码税务局局长如遇到
cuitry需要快速的瞬态电流大部分电源
不能充分地提供。这导致对电压尖峰
耗材。如果这些尖峰超过
±
的5 ％容差
±
12 V
耗材或
±
的+5 V电源10 ％的限制， ADC perfor-
曼斯会降低。此外，尖峰频率较高
超过100千赫也将降低性能。为了补偿
耗材的有限ac输出阻抗，这是必要的，以
店旁路电容充电的“储备” 。这些电容器
可以有效地降低呈现给AD677的交流阻抗
电源输入，从而将显著降低magni-
突地的电压尖峰。用于旁路是有效的，一定
指导原则应该得到遵守。去耦电容，通常
0.1
µF,
应紧密放置，可以将每个功率
在AD677的电源引脚。至关重要的是，这些电容器是
放在身体靠近IC ，以减少电感
电容器和电源引脚之间的印刷电路板迹线。该
逻辑电源（V
DD
）应脱钩数字和常用
模拟电源（V
CC
和V
EE
）模拟常见。该REF-
erence投入也被认为是在这一重的电源引脚
GARD和同去耦程序适用。这些点
显示在图4中。
V
DD
DGND
0.1µF
0.1µF
0.1µF
系统
数字
常见
系统
类似物
常见
0.1µF
AGND
74HC393
网络连接gure 3 。
图3还示出了使用一个计数器（ 74HC393 ）到DE-
从系统时钟左岸的AD677示例命令
当一连续转换模式是期望的。引脚9 （ 2QC ）亲
国际志愿组织一个96 kHz的采样速率为AD677与使用时
12.288 MHz的系统时钟。另外，引脚8 （ 2QD ）可能是
用于48kHz的速率。
如果连续的时钟时，则用户必须避免CLK
在断开V的瞬间边缘
IN
这发生在
下降样品边缘（见T
FCD
规范）。占空比
CLK的可能会有所不同，但两者在HIGH （叔
CH
）和低（T
CL
)
阶段必须符合那些在定时所示规格
系统蒸发散。内部比较器使得其决策的上升
CLK的边缘。为了避免负面的边缘过渡干扰
比较器的沉降，T
CL
应的至少一半的值
t
CLK
。我们不建议将样品引脚电平变化状态
朝向一个CLK周期的结束，以避免过渡显示
turbing内部比较的稳定。
在一次转换，内部的直流误差项，如比较器
电压偏移进行取样，存储在内部电容和
在需要时使用，以校正其相应的误差。如下─
导致这些电压存储在电容器，他们是受
漏电腐烂，所以需要清爽。为此有
最大转换时间t
C
(1000
µs).
从时间
样品变为高电平，从而完成了17 CLK脉冲，
不超过1000
µs
应经过指定的性能。
然而，没有限制之间的最大时间
个人转换。
输出编码为AD677是二进制补码，如图
表I中AD677被设计来限制输出编码的
事件超出范围的输入。
+5V
AD677
V
CC
V
EE
V
REF
+12V
–12V
图4.接地和去耦的AD677
REV 。一
–9–
AD [ ANALOG DEVICES ]
