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AD6644AST-65 参数 Datasheet PDF下载

AD6644AST-65图片预览
型号: AD6644AST-65
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内容描述: 14位, 40 MSPS / 65 MSPS A / D转换器 [14-Bit, 40 MSPS/65 MSPS A/D Converter]
分类和应用: 转换器
文件页数/大小: 19 页 / 1152 K
品牌: AD [ ANALOG DEVICES ]
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AD6644
工作原理
0.1 F
时钟
来源
100
ENCODE
HSMS2812
二极管
的AD6644模拟 - 数字转换器(ADC),采用一个三步
舞台子范围的架构。这种设计方法实现了
同时保持低功耗要求的精度和速度,并
小的芯片尺寸。
如图所示的功能框图中, AD6644具有
互补的模拟输入引脚, AIN和
艾因
。每个模拟
输入被集中在2.4 V和应​​摆
±
0.55 V左右
该参考文献(图2) 。由于AIN和
艾因
180度
出的相位,所述差分模拟输入信号是2.2 V峰值检波
到峰值。
之前的第一轨迹和保持模拟输入缓冲
TH1 。编码脉冲为高电平状态TH1放置在保持
模式。 TH1的保持值被施加到一个5位的输入
粗ADC1 。 ADC1的数字输出驱动一个5位digital-
到模拟转换器, DAC1的。 DAC1要求的精度14位
这是通过激光微调来实现。 DAC1输出
减去从延迟的模拟信号,在TH3的输入
以产生第一残余信号。 TH2提供模拟用户喉─
行延迟以补偿ADC1的数字延迟。
第一残余信号被施加到第二转换级
由5位ADC2 , 5位DAC2和管道TH4的。
第二DAC需要10位的精度是由会晤
这个过程没有微调。输入至TH5的是第二残余
讯号减去DAC2的量化输出中产生
从由TH4保持第一残余信号。 TH5驱动决赛
6位ADC3 。
从ADC1 , ADC2 , ADC3和数字输出相加
在一起,并在数字纠错逻辑,校正
产生最终的输出数据。其结果是一个14比特的并行
数字CMOS兼容的话,编码为2的补数。
应用AD6644
编码AD6644
T1–4T
ENCODE
AD6644
图25.晶体时钟振荡器 - 差分编码
如果一个低抖动的ECL / PECL时钟可用时,另一种选择是
交流耦合差分ECL / PECL信号的编码输入引脚
如下所示。一种设备,可以提供出色的抖动性能
是MC100LVEL16 (或同一家庭)摩托罗拉。
VT
0.1 F
ENCODE
ECL /
PECL
0.1 F
ENCODE
AD6644
VT
图26.差分ECL的编码
模拟量输入
与大多数新的高速,高动态范围模拟 -
数转换器,将模拟输入到AD6644是差分。
差分输入使性能大大提高
片上的信号通过模拟级处理。最
的改善是具有差分模拟阶段的结果
高抑制偶次谐波。也有益处
在PCB级。首先,差分输入具有高共
模抑制杂散信号,如接地层和电源噪声。
此外,它们提供了良好的抑制共模信号,如
本振馈通。
在AD6644的输入电压范围是从地面2.4五偏移
每个模拟输入通过500连接
电阻为2.4 V
偏置电压和差分缓冲器的输入端(图2) 。该
输入电阻网络正常偏置追随者马克西 -
妈妈的线性度和范围。因此,模拟源驱动
AD6644应该是交流耦合到输入引脚。由于存在差
在AD6644的无穷区间输入阻抗为1千欧,模拟输入
功率要求仅仅-2 dBm时,简化了驱动器放大器
在许多情况下。借此高投入的充分利用阻抗
ANCE , 20:1的变压器将需要。这是一个大的比
并可能导致表现欠佳。在这种情况下,一
低升压比也可以使用。对于推荐的方法
驱动AD6644的模拟输入端是用一个4: 1的RF传输
前者。例如,若R
T
被设置为60.4
和R
S
共设置
25
Ω,
连同一个4 :1的变压器时,输入将匹配
到50
源以4.8 dBm的全面驱动器。串联电阻
器(R
S
)在变压器的次级侧应
用于分离来自A / D的转换器。这将限制
从A / D转换流回量的动态电流的
二级变压器。终端电阻(RT)下
应放置在变压器的初级侧。
模拟量输入
信号
T1–4T
R
T
R
S
0.1 F
艾因
R
S
艾因
在AD6644编码信号必须是高品质,极低
相位噪声源,以防止性能的下降。 Main-
泰宁14位精度场所的编码时钟相位溢价
噪声。 SNR性能可以容易地通过3分贝降低到4dB
与70 MHz的输入信号时,采用了高抖动时钟源。
请参阅ADI公司的应用笔记AN- 501 , “光圈不确定
确定性和ADC系统性能“完整的详细信息。
为了获得最佳性能, AD6644的时钟必须
差异。编码信号通常是交流耦合到所述
ENCODE
通过一个变压器或电容器引脚。
这些引脚内部偏置,不需要额外的偏见。
下面显示的是时钟的AD6644一个优选的方法。
时钟源(低抖动)是从单端转换到
使用差分射频变压器。背面对背面肖特基
在变压器二次限时钟偏移二极管
进入AD6644约0.8 V pp差分。这
可以防止时钟的大电压摆幅馈
通过向AD6644的其它部分,并限制了噪声
呈现给编码输入。晶体时钟振荡器
也可以用来驱动所述RF变压器,如果适当的限制性
电阻(通常为100
Ω)
被放置在串联在初级。
AD6644
图27.变压器耦合模拟输入电路
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