AD6620
时序特性
(C
参数（条件）
CLK时序要求：
t
CLK
CLK周期
CLK宽度低
t
CLKL
t
CLKH
CLK宽高
复位时序要求：
t
器RES1
RESET
宽度低
输入数据时序要求：
t
SI
输入
1
到CLK建立时间
t
HI
输入
1
到CLK保持时间
并行输出开关特性：
t
DPR
CLK至OUT [ 15：0]上升延迟
CLK至OUT [ 15：0]秋季延迟
t
DPF
t
DPR
CLK为DV
OUT
上升延时
t
DPF
CLK为DV
OUT
秋季延迟
CLK到我
QOUT
上升延时
t
DPR
t
DPF
CLK到我
QOUT
秋季延迟
t
DPR
CLK到A
布特
上升延时
t
DPF
CLK到A
布特
秋季延迟
同步定时要求：
t
SY
SYNC
2
到CLK建立时间
t
HY
SYNC
2
到CLK保持时间
SYNC开关特性：
t
DY
CLK到SYNC
3
延迟时间
串行输入时序：
t
SSI
SDI到SCLKt建立时间
SDI到SCLKt保持时间
t
恒指
t
HSRF
SDFS到SCLKu保持时间
t
SSF
SDFS到SCLKt建立时间
4
t
HSF
SDFS到SCLKt保持时间
4
串行帧输出时序：
t
DSE
SCLKu到SDFE延迟时间
t
SDFEH
SDFE宽高
t
DSO
SCLKu到SDO延迟时间
SCLK开关特性， SBM = “ 1 ” ：
SCLK周期
3
t
SCLK
t
SCLKL
SCLK宽度低
t
SCLKH
SCLK宽高
t
SCLKD
CLK到SCLK延迟时间
串行
帧定时， SBM =“1” ：
t
DSF
SCLKu到SDFS延迟时间
t
SDFSH
SDFS宽高
SCLK时序要求， SBM
=
“0”:
t
SCLK
SCLK周期
t
SCLKL
SCLK宽度低
t
SCLKH
SCLK宽高
负载
= 40 pF的所有输出）
温度
满
满
满
满
满
满
满
满
满
满
满
满
满
满
满
满
满
满
满
满
满
满
满
满
满
满
满
满
满
满
满
满
满
满
TEST
水平
I
IV
IV
I
IV
IV
IV
IV
IV
IV
IV
IV
IV
IV
IV
IV
V
IV
IV
IV
IV
IV
IV
V
IV
I
V
V
V
IV
V
I
IV
IV
民
15.4
7.0
7.0
30.0
–1.0
6.5
8.0
7.5
6.5
5.5
7.0
6.0
7.0
5.5
–1.0
6.5
7.0
1.0
2.0
4.0
1.0
2.0
3.5
t
SCLK
4.5
2
×
t
CLK
6.5
1.0
t
SCLK
15.4
0.4
×
t
SCLK
0.4
×
t
SCLK
11.0
11.0
23.5
19.5
19.5
19.0
11.5
19.5
13.5
19.5
13.5
AD6620AS
典型值
最大
单位
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
0.5
×
t
CLK
0.5
×
t
CLK
0.5
×
t
SCLK
0.5
×
t
SCLK
13.0
4.0
0.5
×
t
SCLK
0.5
×
t
SCLK
笔记
1
说明书中涉及： IN [ 15：0] ，EXP [ 2：0] ，A / B 。
2
规范适用于： SYNC_NCO ， SYNC_CIC ， SYNC_RCF 。
3
SCLK周期会
≥
2
×
t
CLK
当AD6620的串行总线主控制器（ SBM = 1 ）根据SDIV字。
4
SDFS建立和保持时间必须得到满足，甚至当配置为输出，因为在内部的信号进行采样垫。
特定网络阳离子如有更改，恕不另行通知。
第0版
–5–
AD [ ANALOG DEVICES ]
