AD654
+15V
10 F
+5V
0.1 F
+15V
最低
距离
R7
8.2
0.1 F
D
A3 = 74LS86
V4
A3-d
68k
V1
1
2
3
8
7
6
5
68k
Q1
10 F
+
J270
V2
10 F
A2
LM360
V3
A3-c
AD654
C
T
100pF
Q2
J270
+
V
IN
（ 0V至1V ）
–
1k
4
0.1 F
R
T
= 1k
最低
距离
A
5.9k
1%
( 2)
0.1 F
10 F
A3-a
18
A3-b
470pF
D
–5V
图13. 2兆赫，倍频V / F
在更高的输出频率
通过传统的输出AD654的操作（引脚1和
2）速度被限制在大约500千赫TTL的原因
逻辑兼容。虽然输出级可能会变得
速度有限，多谐振荡器芯本身能够摆动到
1兆赫以上。设计者可以采取利用此功能
命令到在超过500kHz的频率上工作的设备。
图13示出此以提供2 MHz的满量程的电路。
在这个电路中， AD654是在满刻度的1 （FS） mA的操作时，
与C
T
100 pF的。这实现了基本的装置FS的频率
对C两端为1 MHz
T
。在P沟道JFET Q1和Q2 ，缓冲
差分定时电容器波形以低阻抗
其中，推挽信号被交流耦合到高速级
比较器A2 。滞后的情况下，通过R 7 ，为nonambiguous
开关和消除这将问题WHO振荡
明智发生在低频率。
这样做的结果是一个非常高速的电路，该电路不
损害AD654的动态范围。这是在FET的结果
缓冲器通常具有偏置电流只有几pA的。高
端的动态范围是有限的，但是，由寄生包和
布局电容并联使用C
T
，以及那些从每个节点
到交流地。最大限度地减少A2-6 / A2-7之间的引线长度
Q1 / Q2的PC的布局会有所帮助。接地平面也将有助于
稳定。图14示出的波形V 1 -V 4发现了在
在图13中所示的各点。
比较器的输出是一个互补的方波
在1 MHz FS 。与脉冲串输出V / F转换器，每个
在AD654输出的半周期传送有关信息
输入。因此，有可能进行计数的边缘，而不是完整的周期
的输出，以及双重有效输出频率。该
XOR门以下A2作为一个边缘检测器产生一个短
脉冲每个输入状态转换。这有效地加倍
的V / F FS的频率为2兆赫。最后的结果是一个1 V满刻度
输入V / F具有2 MHz的满量程输出能力;典型
非线性度为0.5 ％ 。
2V
2V
V1
0
2V
V2
0
5V
V3
0
5V
V4
10
0%
100
90
5V
500ns
2V
0
5V
图14.波形2 MHz频率倍增
–10–
版本B
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