AD574A
图7示出了用于该AD574A一个完整的时序图CON-
VERT启动操作。两个CE之前的R / C应该是低，
CS
是断言;如果R / C为高，一个读操作将暂时
发生，可能导致系统总线争用。 CE或
CS
可被用于启动转换;然而，使用CE是
推荐使用，因为它包括一个更低的传输时延比
CS
并且是更快的输入。在图7中，CE是用于启动
转换。
表Ⅲ。读时序完全控制模式
符号
t
DD1
t
HD
t
HL2
t
SSR
t
SRR
t
特区
t
HSR
t
HRR
t
HAR
参数
访问时间（ CE ）
数据CE低后有效
输出的浮动延迟
CS
到CE安装
R / C到CE安装
A
O
到CE安装
CS
有效的行政长官后低
R / C高CE低后
A
O
有效的行政长官后低
最小值典型值
25
100
150
0
150
50
0
50
最大单位
200
ns
ns
ns
ns
ns
ns
ns
ns
ns
笔记
1
t
DD
测量与图9中的负载电路和所需要的时间
跨越0.4 V或2.4 V.所需的输出
2
t
HL
被定义为改变0.5伏时所需的数据线的时间
装载有图10的电路。
图7.转换开始时序
一旦转换开始和STS线变为高电平，转换
启动命令将被忽略，直到转换周期
完整的。在无法启用输出数据缓冲区
转换。
图8示出了用于数据的读操作的时序。在数据
读操作，访问时间是从点测
CE和的R / C两者都高（假设
CS
已经很低） 。如果
CS
用于使能设备，存取时间由100ns的延长。
一。高-Z为逻辑1
B 。高-Z为逻辑0
图9.负载电路的存取时间测试
一。逻辑1到高阻B 。逻辑0到高阻
图10.负载电路输出的浮动延迟测试
“独立”操作
该AD574A可以在“独立”模式，这是用来
在用，因此专用输入端口的系统有用
不要求全总线接口功能。
在这种模式下， CE和12/8是有线高，
CS
AND A
O
布线
低，并且转化率是通过的R / C控制。三态缓冲的
器被启用时， R / C为高，转换开始时，
的R / C变低。这使得两个可能的控制信号，高
脉冲或一个低脉冲。操作具有低脉冲示于
图11.在这种情况下，该输出被强制为高
响应于R / C和返回下降沿阻抗状态
图8.读周期时序
在8位总线接口模式（ 12/8输入连接到数字
COMMON ） ，地址位，A
O
，必须是稳定的，至少150毫微秒
之前
CE
要高，必须在整个过程中保持稳定
读周期。如果A
O
允许更改，损坏AD574A
输出缓冲器可能的结果。
图11.低脉冲， R /
C
-outputs启用后，
转变
版本B
–9–
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