AD1877
该AD1877还具有掉电模式。它是通过使
主动LO
RESET
销23 （即， AD1877是在断电
模式，而
RESET
举行LO ） 。积蓄力量的试样
田间的''规格''一节中。该转换器被关
倒在掉电状态下，也不会执行转换。
在AD1877会在离开掉电状态被重置，并
之后，自动校准将开始
RESET
引脚变为HI 。
功率消耗可以通过放慢进一步降低
主时钟输入（输入的通带宽度为代价） 。
需要注意的是，最低时钟频率，男
CLKIN
被指定为
在AD1877 。
标签超量程输出
模拟输入电压摆幅
在指定的模拟输入的单端输入范围
相对而言本数据手册的“规格”一节中。
在该出现削波线性输入电平跟踪电压
参考电平，即，如果基准是相对高的典型
2.25 V，而不会裁剪允许的输入范围为corre-
spondingly宽;如果参照是相对于典型的低
为2.25V ，可允许的输入范围是相应窄。
因此，最大输入电压摆动可以用计算
下述比例：
2.25
V
(
标称参考电压
)
3.1
V P
−
p
(
额定电压摆幅
)
=
X伏
(
测得的基准电压
)
ÿ伏
(
没有削波最大摆幅
)
该AD1877包含一个TAG串行输出（引脚27 ），这是
设置以指示所输入的电压的电平状态。该
TAG输出为TTL兼容的逻辑电平。一对无符号
二进制位输出，同步与LRCK （ MSB然后
LSB）指示当前信号是否被转换
是：在满量程大于1分贝;内下满量程1分贝;
在超过满量程1分贝;或超过满刻度超过1dB 。
该TAG输出的时序示于TPC的7〜 16 。
需要注意的是TAG位不“粘”，即他们不见顶
读出，但与每样本而变化。这些解码
两个位如下：
TAG BITS
MSB和LSB
0
0
1
1
0
1
0
1
意
超过1dB在满量程
在1分贝在满量程
在1分贝超过满量程
大于1 dB以上满量程
布局和去耦注意事项
获得来自AD1877的最佳性能
需要密切注意电路板布局。秉承后续
荷兰国际集团的原则会产生92分贝的动态典型值
范围和90分贝的S /（ THD + N）中的目标系统。原理图和
在AD1877评估板，它们实现的作品布局
这些建议，可从ADI公司。
的原理和它们的理由如下所列。第一
2涉及绕过并示于图3中。
4.7 F
4.7 F
470pF
NPO
13
0.1 F
15
0.1 F
16
470pF
NPO
17
18
470pF
NPO
5V
数字
0.1 F
14
AGNDL V
REF
L V
REF
ř AGNDR CAPR2
470pF
NPO
12
11
CAPL2
CAPR1
AD1877
CAPL1
AGND
20
0.1 F
1 F
AV
DD
9
CLKIN 28
振荡器
应用程序的问题
推荐的输入结构
DV
DD
1 DGND1 DGND2 DV
DD
2
4
10nF
1 F
5
24
10nF
1 F
5V
数字
25
在AD1877输入结构是单端，使板
设计者实现功能一体化的高的水平。该
非常简单的推荐输入电路示于图2中。
注1
µF
交流耦合电容器，它允许输入电平
移为5伏运转，以及用于自动校准到
适当空偏移量。 3 dB点的单刀反锯齿的
RC滤波器是240千赫，这导致基本上没有衰减
在20千赫。衰减在3 MHz的约22分贝，这
足以抑制˚F
S
噪声调制。如果模拟输入
在外部交流耦合，那么1
µF
AC耦合电容器
在图2所示是不需要的。
300
2.2nF
NPO
1 F
19 V
IN
R
5V
5V
模拟数字
图3.推荐的旁路和振荡器电路
右
输入
AD1877
300
左
输入
2.2nF
NPO
1 F
10 V
IN
L
有两对数字电源引脚上的相对两侧
的部分（引脚4,5和引脚24和25） 。用户应
并行配合的旁路电容芯片（ 10 nF的陶瓷）与
去耦电容（ 1
µF
钽电容）对每对供应
引脚尽量靠近引脚放置。它们之间的痕迹
封装引脚和电容应尽可能短而宽
成为可能。这将防止数字电源电流瞬变
被感应地传输到该部分的输入。
使用0.1
µF
芯片的模拟电容并联一个1.0
µF
由模拟电源（引脚9）到模拟的钽电容
接地平面。与此封装引脚和迹线
电容应尽可能短，尽量宽。
的AD1877应放在一个分割的地平面。该
数字地平面应放置的顶端下
包，并模拟地平面应置于
包装件的底端，如图4的分体
应引脚8和9之间以及销21之间20和。
图2.外部推荐的输入结构
直流耦合输入
–8–
REV 。一
AD [ ANALOG DEVICES ]
