Core1553BBC MIL- STD- 1553B总线控制器
异步消息
Core1553BBC支持异步消息。而
空闲时，或当一个正常的消息列表被处理，
CPU可以启动核心跳转到次级
（异步）消息列表和处理这些信息。
当完成时，核心将返回到原来的
消息列表。
异步消息列表可以直接通过启动
CPU通过写入控制寄存器。当
当前消息完成后，核心将当前的
在堆栈上LISTPTR地址并加载与LISTPTR
在ASYNCPTR指定的值。它会执行这些
直到RETAS指令的指令被发现。在这
点，所述LISTPTR从堆栈和总线重新加载
控制器进入空闲状态或恢复原
指令列表。而异步消息列表是
被处理，则该起始指令和进一步
异步事件被禁用。它们被重新启用
由RETAS指令。
消息的差距;这指定的延迟到下一个
消息。最后， WAITC和DELAY说明会
用于插入的消息之间的额外延迟。
实际的IMG间隙也是后端的函数
存储器存取系统。有一个6冲程顶置
每个消息之间需要读取和写入
消息块。这六个内存访问直接影响
在消息间的间隙。实际IMG将是最大的
这六个存储周期或持续时间的
编程IMG值。
总线收发器
Core1553BBC需要1553B收发器来驱动
1553B总线。 Core1553BBC被设计成直接连接
到共同的MIL-STD -1553收发器，诸如与DDC
BU- 63147和艾法斯ACT4402 。当使用
的ProASIC
PLUS
或的Axcelerator ，电平转换器是必需的
连接1553B收发器的5V输出电平
到FPGA的3.3V输入电平。
除了收发信机，脉冲变压器是
需要用于连接到1553B总线。
和
显示需要从Core1553BBC的连接
通过该脉冲收发机，然后到总线
变形金刚。
重试运营
Core1553BBC支持自动重试系统
试了自动故障信息。在检测
错误可以重试，公元前立即重试
消息。每个消息可以重试多达六次。
该Core1553BBC可以编程以重试最多
三倍于原来的总线，然后重试多达三个
替代总线上的时间，或者干脆重试开始
替代的总线，再经过每个开关公共汽车
尝试。
开发系统
一个完整的1553B总线控制器开发系统
也可提供。 Actel的产品编号为“ Core1553BBC
EVAL Board."开发系统实现了PCI
对使用Actel的单PCB 1553B总线控制器
A54SX32A FPGA 。
PCI目标接口采用Actel的CorePCI66 PCI
针对接口的核心。
消息间间隔（ IMG ）的控制
Core1553BBC提供了几种方法来控制1553B
消息间的差距。首先，一个默认的IMG被编程
入Core1533BBC控制寄存器。其次每
消息块可以与它自己的接口进行编程
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v4.0
ACTEL [ Actel Corporation ]
