WCSN0436V1P
引脚德网络nitions
引脚数
50–44,
81–82, 99,
100, 32–37
96–93
名字
A
[16:0]
I / O
输入 -
同步
输入 -
同步
描述
用于选择的131,072地址位置中的一个地址输入。采样
在CLK的上升沿。
字节写选择输入，低电平有效。合格与我们进行写入
SRAM 。采样在CLK的上升沿。 BWS
0
控制DQ
[7:0]
和DP
0
， BWS
1
控制DQ
[15:8]
和DP
1
， BWS
2
控制DQ
[23:16]
和DP
2
， BWS
3
控制
DQ
[31:24]
和DP
3
。见写周期说明表的详细信息。
写使能输入，低电平有效。采样在CLK的上升沿，如果CEN是活性
低。此信号必须置为低电平启动写序列。
前进/负载输入用于推进芯片地址计数器或装入新
地址。当高（和CEN为低电平）内部突发计数器
先进的。时为低，一个新的地址可以被装载到该装置用于接入。
被取消后， ADV / LD应以加载新的驱动为低电平
地址。
时钟输入。用于捕获所有的同步输入到设备中。 CLK是合格的
与CEN 。如果CEN为低电平有效CLK时，才能识别。
芯片使能1输入，低电平有效。采样在CLK的上升沿。在使用
与CE联
2
和CE
3
选择/取消选择该设备。
芯片使能2输入，高电平有效。采样在CLK的上升沿。在使用
与CE联
1
和CE
3
选择/取消选择该设备。
芯片使能3输入，低电平有效。采样在CLK的上升沿。在使用
与CE联
1
和CE
2
选择/取消选择该设备。
输出使能，低电平有效。再加上内部的同步逻辑块
装置来控制的I / O引脚的方向。当低时，I / O引脚，允许
表现为输出。当拉高高， I / O引脚三态，并采取行动
作为输入数据引脚。写序列的数据部分期间OE被屏蔽，在
第一时钟从一个取消选择状态，当出现时，该设备已
取消选择。
时钟使能输入，低电平有效。当置为低电平的时钟信号recog-
由SRAM认列。当无效高电平的时钟信号被屏蔽。自
取消断言岑不会取消选择该设备，岑可用于扩展
需要时前一个周期。
双向数据I / O线。作为输入，它们馈入一个片上的数据的寄存器，它
由CLK的上升沿触发。为输出，他们提供包含数据
在由A所指定的存储器位置
[16:0]
期间的前一个时钟的上升
读周期。销的方向由OE和内部控制的控制
逻辑。当OE为低电平时，引脚可以表现为输出。当高，
DQ
[31:0]
被放置在一个三态条件。输出是自动
写序列的数据部分中的三表示，在第一个时钟时，
刚刚脱离取消选中状态，当设备被取消，不管
对OE的状态。
双向数据奇偶校验I / O线。在功能上，这些信号是相同的
DQ
[31:0]
。在写序列， DP
0
由BWS控制
0
， DP
1
通过控制
BWS
1
， DP
2
由BWS控制
2
和DP
3
由BWS控制
3
.
模输入。选择设备的脉冲串顺序。接高电平选择跨
阔叶爆秩序。拉至低电平选择线性突发顺序。 MODE不应该
操作过程中改变状态。当悬空模式将默认为高电平，到
交错的突发订单。
电源输入到该装置的核心。应连接到3.3V电源
供应量。
电源为I / O电路。应连接到3.3V电源。
BWS
[3:0]
88
85
WE
ADV / LD
输入 -
同步
输入 -
同步
89
98
97
92
86
CLK
CE
1
CE
2
CE
3
OE
输入时钟
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
异步
87
CEN
输入 -
同步
29–28,
DQ
[31:0]
25–22,
19–18,
13–12, 9–6,
3–2, 79–78,
75–72,
69–68, 63–62
59–56, 53–52
30, 1, 80 51
DP
[3:0]
I / O-
同步
I / O-
同步
输入带针
31
模式
15, 16, 41, 65,
66, 91
4, 11, 14, 20,
27, 54, 61, 70,
77
V
DD
V
DDQ
电源
I / O电源
供应
文件编号： 38-05246牧师**
第14页3
WEIDA [ WEIDA SEMICONDUCTOR, INC. ]
