THC63LVD1024_Rev.2.4_E
THC63LVD1024
为135MHz 67Bits LVDS接收器
概述
该THC63LVD1024接收机被设计为支持
主机和平板之间的双链路传输
显示最高1080p / QXGA分辨率。该
THC63LVD1024转换的LVDS数据流回来
进入CMOS / TTL数据与下降沿或利培67bits
荷兰国际集团边缘的时钟，方便与各种液晶显示器
面板控制器。
在双链路，数据传输的时钟频率
为135MHz ，将RGB数据67bits在一个传输
每个LVDS通道945Mbps的效率。利用
为135MHz的时钟，数据吞吐量是1.1Gbytes每
第二个。
特点
•
宽点时钟范围适用于电视信号（ 480i-
1080） ，电脑信号（ VGA - QXGA ）
双LVDS端口IN /双端口TTL输出模式：
8 - 为135MHz （ CLKOUT ）
双LVDS端口IN /单TTL端口输出方式：
40 - 150MHz的（ CLKOUT ）
•
PLL无需外部元件
•
灵活的输入/输出模式
1.单路/双路LVDS端口IN /单路/双路TTL输出端口
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2.双击边输出
50 ％的输出时钟占空比
TTL时钟边沿选择
TTL时钟输出可编程定时（ 3步骤）
2输出数据映射简化了PCB布局。
掉电模式
低功耗，单3.3V CMOS设计
144pin LQFP裸露焊盘
框图
LVDS输入
串行到并行
RA1 +/-
RB1 +/-
LVDS输入
Port1
RC1 +/-
RD1 +/-
RE1 +/-
32
35
R1[9:0]
G1[9:0]
B1[9:0]
CONT1 [2： 1]
TTL输出
Port1
数据格式化
1 ）解复用器
2 ） MUX
3 ） DDR
32
R2[9:0]
G2[9:0]
B2[9:0]
CONT2 [2： 1]
TTL输出
Port2
串行到并行
RA2 +/-
RB2 +/-
LVDS输入
Port2
RC2 +/-
RD2 +/-
RE2 +/-
3
35
HSYNC
VSYNC
DE
RCLK +/-
（8至为135MHz ）
/ PDWN
MODE [ 2：0]
DK
R / F
O / E
地图
PLL
接收机时钟输出
（ 8〜 150MHz的）
©2012祢电子公司
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祢电子公司
THINE [ THINE ELECTRONICS, INC. ]
