SL4029B
预置UP / DOWN COUNTER
高压硅栅CMOS
该SL4029B包括四个阶段二进制或BCD-十年
上/在这两个计数的先行进位的规定下计数器
模式。
该
输入
由
of
a
单身
时钟，
随身携带， （时钟使能） ，
BINARY /十年来，
UP / DOWN ，
可以预设，四个人的JAM信号。 Q1 ， Q2 ， Q3 ， Q4和
进位输出信号作为输出。
高预置ENABLE信号允许的JAM信息
输入与预置计数器任何异步状态
时钟。低各JAM线，当预置，使能信号
高，将计数器复位到零计数。柜台提前1个
在时钟的正跳变计数，当该CARRY IN和
预置使能信号为低。发展受到抑制时，
携带或预设的使能信号为高。在开展
信号通常是高和变低，当计数器达到其
在该模式最大计数或向下的最小计数
模式所提供的进位IN信号为低。 IN信号进位
在低状态也因此被认为是一个时钟使能。该
携带终端必须连接到GND在不使用时。
二进制计数完成时， BINARY /十年
输入为高电平;在十年的模式计数器的计数值时，
二进制/十进制输入为低。计数器开始计数
UP / DOWN输入为高电平，并且向下当UP / DOWN输入是
低。
并行时钟提供同步控制，从而更快
应对所有计数输出。纹波时钟允许
再输入时钟的上升和下降时间。
•
工作电压范围： 3.0〜 18 V
•
1最大输入电流
µA
在18 V以上全包 -
温度范围内100 nA的在18 V和25℃
•
噪声容限（在整个封装温度范围） ：
1.0 V分钟@ 5.0 V电源
2.0 V分钟@ 10.0 V电源
2.5 V分钟@ 15.0 V电源
订购信息
SL4029BN塑料
SL4029BDW SOIC
T
A
= -55 °至125°C的所有软件包
引脚分配
逻辑图
PIN 16 = V
CC
PIN 8 = GND
SLS
系统逻辑
半导体
SLS [ SYSTEM LOGIC SEMICONDUCTOR ]
