牛津半导体有限公司
OX16C950 REV B
4
P
IN
D
ESCRIPTIONS
PLCC
时钟
18
19
23
TQFP
14
15
21
DIR
1
I
O
IU
名字
XTLI
XTLO
CLKSEL
描述
晶体振荡器输入或外部时钟引脚。
最大频率60兆赫@ 5V ， 50兆赫@ 3.3V
晶体振荡器的输出。不使用时，替代TTL电平时钟
适用于XTLI ，可以悬空。
这个引脚上电时的状态配置内部时钟分频器。这
引脚具有内部上拉电阻。当CLKSEL引脚为高电平预标为
绕过。该引脚连接到GND ，使内部时钟分频器
（见14.2 ） 。该引脚的补MCR加载[7]后
硬件复位。
该引脚也可以用作根据软件的替代外部时钟引脚
控制（更换XTLI ，从而减少噪声/功率因XTLO ）的
嵌入式应用
处理器接口
39
35
I
14, 15
16
29 -31
28
9,
10
11
26 – 28
24
I
I
I
I
RESET
CS0,CS1
CS2#
A[2:0]
ADS ＃
高电平有效的硬件复位。硬件复位在7.1节中描述。这
引脚必须处于非活动状态时，无法使用。
高电平有效的片选。所有的片选引脚必须处于活动状态的设备
被选择。
低电平有效的片选。
地址线选择通道寄存器。
低电平有效地址选通。时的ADS ＃信号为低时，地址（A [2： 0]）
和芯片选择信号（ CS0， CS1，CS2 ＃ ）驱动器的内部逻辑，否则
它们被锁存在水平它们当由低到高的ADS ＃的过渡
信号发生。该引脚时使用的地址和芯片选择不
在读或写周期的稳定。如果不需要此功能，该引脚
可以永久地连接到GND 。
八位三态数据总线。
驱动器禁用。该引脚变为有效（高电平）时， CPU不从阅读
OX16C950 。这个信号可以被用于禁用外部收发器。
低电平有效写选通。当IOW ＃是用来写芯片， IOW应
接低电平（无效）。
高电平有效的写选通。当IOW用于写入的芯片， IOW ＃应
绑高（无效） 。
低有效的读选通。当IOR＃ ，用于读取从芯片， IOR应
接低电平（无效）。
高电平有效的读选通。当IOR用于从芯片读取， IOR ＃
应接高电平（无效） 。
9-2
26
20
21
24
25
4 – 2,
47 – 43
22
16
17
19
20
I / O
O
I
I
I
I
DB [ 7 ： 0 ]
DDIS
IOW ＃
IOW
IOR ＃
IOR
数据表修订版1.2
第8页
OXFORD [ OXFORD SEMICONDUCTOR ]
