初步数据表
512MB无缓冲DDR2 SDRAM
HYPER DIMM
EBE52UC8AAFV
（ 64M字
×
64位， 2级）
描述
该EBE52UC8AAFV是64M的话
×
64位， 2级
DDR2 SDRAM缓冲模块，安装16块
256M的位DDR2 SDRAM封装在FBGA封装。
读取和写入操作都在交叉进行
在CK和/ CK点。这个高速数据
传送由4位预取流水线实现
架构。数据选通（ DQS和/ DQS ）既为
读取和写入可用于高速和可靠
数据总线设计。通过设置扩展模式寄存器，
芯片上的延迟锁定环（DLL），可以设置
启用或禁用。该模块提供了高密度
安装无需使用表面贴装技术。
去耦电容安装在每个FBGA旁
在模块板。
注意：不要推组件或降
为了模块，以避免机械故障，
这可能会导致电气缺陷。
特点
•
240针插座型双列直插式内存模块
（ DIMM ）
PCB高度： 30.0毫米
引线间距： 1.0毫米
LEAD -FREE
•
1.8V电源
•
数据传输速率： 700Mbps / 667Mbps / 600Mbps的（最大）
•
1.8V （ SSTL_18兼容）I / O
•
双倍数据速率的架构：每两次数据传输
时钟周期
•
双向，差分数据选通（ DQS和
/ DQS ）被发送/与数据接收的，所用
在接收器采集数据
•
DQS是边沿与数据一致的内容如下：中心 -
与写入的数据一致
•
差分时钟输入（ CK和/ CK ）
•
DLL对齐DQ和DQS转换与CK
TRANSITIONS
•
命令中输入的每个正CK边缘：数据
和数据掩码参考DQS的两个边缘
•
四大银行内部的并发操作
（组成）
•
数据掩码（DM）写入数据
•
突发长度： 4,8
•
/ CAS延迟（CL） ： 3 ，4，5
•
对于每一个突发访问自动预充电操作
•
自动刷新和自刷新模式
•
7.8μs平均周期刷新间隔
•
通过可编程附加延迟中科院发布
更好的命令和数据总线效率
•
片外驱动器阻抗调整和在复模机
终止更好的信号质量
•
/ DQS可以用于单端数据选通被禁用
手术
EO
一号文件E0526E12 （版本1.2 ）
发布日期2006年2月（K ）日本
日本印刷
网址： http://www.elpida.com
L
本产品成为了EOL于2005年4月。
Elpida
内存方面，公司2004年至2006年
od
Pr
uc
t
ELPIDA [ ELPIDA MEMORY ]
