盖
数据表
4G位DDR3L SDRAM
EDJ4204EFBG （ 1024M字
×
4比特）
EDJ4208EFBG （ 512M词
×
8比特）
EDJ4216EFBG （ 256M词
×
16比特）
特定网络阳离子
•密度： 4G位
•组织
- 128M的话
×
4位
×
8银行（ EDJ4204EFBG ）
- 64M的话
×
8位
×
8银行（ EDJ4208EFBG ）
- 32M的话
×
16位
×
8银行（ EDJ4216EFBG ）
•包
- 78球FBGA （ EDJ4204EFBG ， EDJ4208EFBG ）
- 96球FBGA （ EDJ4216EFBG ）
- 无铅（符合RoHS）和无卤素
•电源： 1.35V （典型值）
- VDD = 1.283V到1.45V
- 向后兼容的VDD ， VDDQ
= 1.5V
±
0.075V
=数据速率
- 1600Mbps / 1333Mbps （最大值）
• 1KB的页面大小
- 行地址： A0到A15
- 列地址： A0到A9 ， A11 （ EDJ4204EFBG ）
A0到A9 （ EDJ4208EFBG ）
• 2KB页大小（ EDJ4216EFBG ）
- 行地址： A0到A14
- 列地址： A0到A9
•八个内部银行的并发操作
•突发长度（ BL ） ： 8和4突发印章（ BC）
•突发类型（ BT ） ：
- 顺序（ 8,4与BC）
- 交错（ 8,4与BC）
• / CAS延迟（CL） ： 5 ，6，7 ，8，9 ，10，11
• / CAS写入延迟（ CWL ） ： 5 ， 6 ， 7 ， 8
•预充电：对于每个突发自动预充电选项
ACCESS
•驱动力： RZQ / 7 ， RZQ / 6 （ RZQ = 240Ω ）
•刷新：自动刷新，自刷新
•刷新周期
- 平均更新周期
7.8μs在0℃下
≤
TC
≤
+85°C
3.9μs ，在+ 85°C < TC
≤
+95°C
•工作温度范围
- TC = 0 ° C至+ 95°C
特点
•双数据速率的架构：每两次数据传输
时钟周期
•高速数据传输是通过8位来实现
预取流水线结构
•双向差分数据选通（ DQS和/ DQS ）
传输/数据接收的数据采集
接收器
• DQS是边沿对齐的数据进行读操作;中央重点
与写入的数据一致
•差分时钟输入（ CK和/ CK ）
• DLL对齐DQ和DQS转换与CK转换
•进入每个积极的CK边缘的命令;数据
和数据掩码参考DQS的两个边缘
•数据掩模（DM）写入数据
•发布/ CAS通过可编程附加延迟
更好的命令和数据总线效率
•片上端接（ ODT）为更好的信号质量
- 同步ODT
- 动态ODT
- 异步ODT
•多用途寄存器（ MPR ）的预定义样式
读出
• ZQ校准DQ驱动和ODT
•可编程部分阵列自刷新（ PASR ）
• / RESET引脚的上电顺序和复位功能
• SRT范围：
- 正常/扩展
•可编程输出驱动器阻抗控制
文档。第E1922E20 （版本2.0 ）
发布日期2013年5月（K ）日本
日本印刷
网址： http://www.elpida.com
尔必达内存公司2012-2013
ELPIDA [ ELPIDA MEMORY ]
