EBE52UC8AAFV
Block Diagram
/CS1
/CS0
R
R
S1
S1
S1
S1
/DQS0
DQS0
DM0
/DQS4
DQS4
DM4
R
S1
S1
R
R
R
DM /CS DQS /DQS
DM /CS DQS /DQS
DM /CS DQS /DQS
DM /CS DQS /DQS
8
R
S1
8
R
S1
D0
D9
D4
D13
DQ0
to DQ7
DQ0
to DQ7
DQ0
to DQ7
DQ0
to DQ7
DQ0 to DQ7
/DQS1
DQ32 to DQ39
R
S1
R
R
S1
/DQS5
DQS5
DM5
R
R
S1
S1
DQS1
DM1
S1
R
S1
DM /CS DQS /DQS
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
DQ0
R
S1
R
S1
8
8
DQ0
D1
DQ8 to DQ15
/DQS2
DQ40 to DQ47
/DQS6
D10
D5
D14
to DQ7
to DQ7
to DQ7
to DQ7
R
S1
R
S1
R
S1
R
R
S1
R
S1
S1
DQS2
DM2
DQS6
DM6
DM /CS DQS /DQS
/DQS
/DQS
/DQS
DM /CS DQS
DM /CS DQS
DM /CS DQS
8
R
S1
8
R
S1
DQ0
to DQ7
DQ0
to DQ7
DQ0
to DQ7
DQ0
to DQ7
D11
D6
D15
D2
DQ48 to DQ55
/DQS7
DQ16 to DQ23
/DQS3
R
S1
R
S1
R
S1
R
S1
R
R
S1
DQS3
DM3
DQS7
DM7
S1
DM /CS DQS /DQS
/DQS
/DQS
/DQS
DM /CS DQS
DM /CS DQS
DM /CS DQS
R
S1
8
R
S1
8
D3
DQ0
to DQ7
DQ0
to DQ7
DQ0
to DQ7
DQ0
to DQ7
D12
D7
D16
DQ56 to DQ63
DQ24 to DQ31
R
S2
BA0 to BA1
A0 to A12
BA0 to BA1: SDRAMs (D0 to D7, D9 to D16)
A0 to A12: SDRAMs (D0 to D7, D9 to D16)
Serial PD
SDA
R
S2
R
S2
R
S2
R
S2
SCL
SA0
SA1
SA2
SCL
A0
SDA
/RAS
/CAS
/WE
/RAS: SDRAMs (D0 to D7, D9 to D16)
/CAS: SDRAMs (D0 to D7, D9 to D16))
/WE: SDRAMs (D0 to D7, D9 to D16)
U0
A1
A2
WP
CKE0
CKE1
ODT0
ODT1
CKE: SDRAMs (D0 to D7)
CKE: SDRAMs (D9 to D16)
ODT:SDRAMs (D0 to D7)
ODT:SDRAMs (D9 to D16)
Notes :
1. DQ wiring may be changed within a byte.
VDDSPD
VREF
SPD
2. DQ, DQS, /DQS, ODT, DM, CKE, /CS relationships
must be meintained as shown.
SDRAMs (D0 to D7, D9 to D16)
SDRAMs (D0 to D7, D9 to D16)
3. Refer to the appropriate clock wiring topology
under the DIMM wiring details section of this document.
VDD
VSS
SDRAMs (D0 to D7, D9 to D16)
* D0 to D15 : 256M bits DDR2 SDRAM
U0 : 2k bits EEPROM
Rs1 : 22
Ω
Rs2 : 3.0
Ω
Preliminary Data Sheet E0526E12 (Ver. 1.2)
8
ELPIDA [ ELPIDA MEMORY ]
