EBE51FD8AHFD
Block Diagram
/CS0
/DQS4
DQS4
/DQS0
DQS0
NU/
/RDQS
/CS DQS /DQS
NU/
/RDQS
/CS DQS /DQS
DM/
DM/
DQS13
RDQS
DQS9
D4
RDQS
D0
8
8
DQ0
to DQ7
DQ0
to DQ7
DQ32 to DQ39
DQ0 to DQ7
/DQS5
DQS5
/DQS1
DQS1
NU/
/CS DQS /DQS
NU/
/CS DQS /DQS
/RDQS
/RDQS
DM/
RDQS
DM/
RDQS
DQS14
D5
DQS10
D1
8
8
DQ0
to DQ7
DQ0
to DQ7
DQ40 to DQ47
DQ8 to DQ15
/DQS6
DQS6
/DQS2
DQS2
NU/
/RDQS
/CS DQS /DQS
NU/
/RDQS
/CS DQS /DQS
DM/
DM/
DQS15
RDQS
DQS11
D6
RDQS
D2
8
8
DQ0
to DQ7
DQ0
to DQ7
DQ48 to DQ55
DQ16 to DQ23
/DQS7
DQS7
/DQS3
DQS3
NU/
/CS DQS /DQS
NU/
/CS DQS /DQS
/RDQS
/RDQS
DM/
RDQS
DM/
RDQS
DQS16
D7
DQS12
D3
8
8
DQ0
to DQ7
DQ0
to DQ7
DQ56 to DQ63
DQ24 to DQ31
/DQS8
DQS8
PN0 to PN13
/PN0 to /PN13
PS0 to PS9
SN0 to SN13
/SN0 to /SN13
SS0 to SS9
NU/
/RDQS
/PS0 to /PS9
/CS DQS /DQS
/SS0 to /SS9
DM/
DQ0 to DQ63
CB0 to CB7
DQS0 to DQS17
/DQS0 to /DQS8
/CS0 -> /CS (all SDRAMs)
CKE0 -> CKE (all SDRAMs)
DQS17
RDQS
D8
8
A
M
B
DQ0
to DQ7
CB0 to CB7
ODT -> ODT (all SDRAMs)
BA0, BA1 (all SDRAMs)
SCL
SDA
Serial PD
SA0 to SA2
A0 to A13 (all SDRAMs)
/RAS (all SDRAMs)
/CAS (all SDRAMs)
/WE (all SDRAMs)
CK/ /CK
SCL
SDA
Teminators
AMB
VTT
/RESET
U0
VCC
VDDSPD
VDD
SDA
SCK/ /SCK
WP A0 A1 A2
SPD, AMB
D0 to D8, AMB
All address/command/control/clock
VTT
SA0 SA1 SA2
D0 to D8
VREF
VSS
* D0 to D8 : 512M bits DDR2 SDRAM
U0 : 256 bytes EEPROM
Notes:
D0 to D8, SPD, AMB
1. DQ wiring may be changed within a byte.
2. There are two physical copies of each address/command/control/clock
Preliminary Data Sheet E1009E30 (Ver. 3.0)
7
ELPIDA [ ELPIDA MEMORY ]
