EBE41FE4ACFR
Block Diagram
VSS
/CS1
/CS0
DQS9
/DQS9
DQS0
/DQS0
DM /CS DQS /DQS
DM /CS DQS /DQS
DM /CS DQS /DQS
DM /CS DQS /DQS
4
4
4
4
4
4
4
4
4
DQ0
DQ0
DQ0 to DQ3
DQ0
DQ0
D18
to DQ3
DQ4 to /DQ7
D0
D9
D27
to DQ3
to DQ3
to DQ3
DQS10
/DQS10
DQS1
/DQS1
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
DQ0
4
DQ8 to DQ11
DQ12 to DQ15
D19
D1
to DQ3
to DQ3
D10
to DQ3
D28
to DQ3
DQS2
DQS11
/DQS11
/DQS2
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
DQ0
4
DQ16 to DQ19
DQ20 to DQ23
D20
D2
to DQ3
to DQ3
D11
to DQ3
D29
to DQ3
DQS12
/DQS12
DQS3
/DQS3
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
DQ0
DM CS DQS /DQS
DQ0
4
DQ24 to DQ27
DQ28 to DQ31
D21
D3
to DQ3
D12
to DQ3
D30
to DQ3
to DQ3
DQS13
/DQS13
DQS4
/DQS4
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
DQ0
4
DQ32 to DQ35
DQ36 to DQ39
D22
D4
to DQ3
to DQ3
D13
D31
to DQ3
to DQ3
DQS14
/DQS14
DQS5
/DQS5
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
DQ0
4
DQ40 to DQ43
DQ44 to DQ47
D23
D5
to DQ3
to DQ3
D14
D32
to DQ3
to DQ3
DQS15
/DQS15
DQS6
/DQS6
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
DQ0
4
DQ48 to DQ51
DQ52 to DQ55
D24
D6
to DQ3
to DQ3
D15
D33
to DQ3
to DQ3
DQS7
DQS16
/DQS16
/DQS7
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
DQ0
4
DQ56 to DQ59
DQ60 to DQ63
D25
D7
to DQ3
to DQ3
D16
D34
to DQ3
to DQ3
DQS8
DQS17
/DQS17
/DQS8
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
DQ0
4
4
CB0 to CB3
CB4 to CB7
D26
D8
to DQ3
to DQ3
D17
to DQ3
D35
to DQ3
Serial PD
PN0 to PN13
/PN0 to /PN13
PS0 to PS9
SN0 to SN13
/SN0 to /SN13
SS0 to SS9
Terminators
AMB
VTT
SCL
SCL
SDA
SDA
U0
VCC
/PS0 to /PS9
/SS0 to /SS9
SPD, AMB
VDDSPD
VDD
WP A0 A1 A2
DQ0 to DQ63
CB0 to CB7
DQS0 to DQS17
/DQS0 to /DQS17
/CS0 -> /CS (D0 to D17)
CKE0 -> CKE (D0 to D17)
/CS1 -> /CS (D18 to D35)
CKE1 -> CKE (D18 to D35)
ODT -> ODT (all SDRAMs)
BA0 to BA2 (all SDRAMs)
A
M
B
D0 to D35, AMB
SA0 SA1 SA2
D0 to D35
VREF
VSS
SCL
SDA
SA1 to SA2
SA0
* D0 to D35 : 1G bits DDR2 SDRAM
U0 : 256 bytes EEPROM
D0 to D35, SPD, AMB
A0 to A13 (all SDRAMs)
/RAS (all SDRAMs)
/CAS (all SDRAMs)
/WE (all SDRAMs)
CK/ /CK
Notes:
/RESET
1. DQ wiring may be changed within a nibble.
2. There are two physical copies of each address/command/control/clock
3. There are four physical copies of each clock.
SCK/ /SCK
All address/command/control/clock
VTT
Data Sheet E1344E20 (Ver. 2.0)
7
ELPIDA [ ELPIDA MEMORY ]
