EBE25UC8AAFA
Block Diagram
/CS0
R
S1
R
S1
/DQS0
DQS0
DM0
/DQS4
DQS4
DM4
R
R
S1
S1
S1
R
R
S1
/CS DQS /DQS
/CS DQS /DQS
DM
DM
8
8
8
8
R
S1
8
R
D0
D4
S1
DQ0
to DQ7
DQ0
to DQ7
DQ0 to DQ7
DQ32 to DQ39
R
R
S1
R
S1
S1
S1
/DQS1
/DQS5
DQS5
S1
R
DQS1
DM1
R
R
S1
R
R
/CS DQS /DQS
/CS DQS /DQS
DM5
DM
DM
8
S1
S1
DQ0
to DQ7
DQ0
to DQ7
D1
DQ8 to DQ15
DQ40 to DQ47
D5
R
R
S1
R
S1
/DQS2
DQS2
/DQS6
DQS6
S1
R
S1
R
R
R
R
S1
/CS DQS /DQS
S1
/DQS
/CS DQS
DM2
DM
DM6
DM
8
S1
S1
DQ0
to DQ7
DQ0
to DQ7
D6
D2
DQ48 to DQ55
DQ16 to DQ23
R
R
S1
R
S1
/DQS3
DQS3
/DQS7
DQS7
S1
R
S1
R
S1
/CS DQS /DQS
/DQS
R
R
/CS DQS
S1
DM
DM3
DM
DM7
8
S1
R
S1
D3
DQ0
to DQ7
DQ0
to DQ7
D7
DQ56 to DQ63
DQ24 to DQ31
R
S2
S2
S2
S2
S2
Serial PD
BA0 to BA1
A0 to A12
/RAS
BA0 to BA1: SDRAMs (D0 to D7)
A0 to A12: SDRAMs (D0 to D7)
R
R
R
R
SDA
SDA
SCL
SA0
SA1
SA2
SCL
A0
A1
A2
U0
/RAS: SDRAMs (D0 to D7)
/CAS: SDRAMs (D0 to D7)
/CAS
WP
/WE
CKE0
ODT0
/WE: SDRAMs (D0 to D7)
CKE: SDRAMs (D0 to D7)
ODT:SDRAMs (D0 to D7)
Notes :
1. DQ wiring maybe changed within a byte.
2. DQ, DQS, /DQS, ODT, DM, CKE, /CS relationships
must be meintained as shown.
VDDSPD
VREF
SPD
3. Refer to the appropriate clock wiring topology
under the DIMM wiring details section of this document.
SDRAMs (D0 to D7)
VDD
VSS
SDRAMs (D0 to D7)
SDRAMs (D0 to D7)
* D0 to D7 : 256M bits DDR2 SDRAM
U0 : 2k bits EEPROM
Rs1 : 22
Ω
Rs2 : 5.1
Ω
Preliminary Data Sheet E0465E10 (Ver. 1.0)
8
ELPIDA [ ELPIDA MEMORY ]
