EBD52EC8AKFA-5
Block Diagram
/CS1
/CS0
RS
RS
RS
RS
RS
RS
RS
RS
RS
RS
DM0/DQS9
DM1/DQS10
DM2/DQS11
DM3/DQS12
DM4/DQS13
DM5/DQS14
DM6/DQS15
DM7/DQS16
DQS0
DQS
DQ
/CS DM
DQS
DQ
/CS DM
8
8
8
8
8
8
8
8
DQ0 to DQ7
DQS1
U1
U10
RS
RS
RS
DQS
DQ
/CS DM
DQS
DQ
/CS DM
DQ8 to DQ15
DQS2
U11
U2
DQS
DQ
/CS DM
DQS
DQ
/CS DM
RS
DQ16 to DQ23
DQS3
U3
U12
RS
RS
DQS
DQ
/CS DM
DQS
DQ
/CS DM
DQ24 to DQ31
DQS4
U13
U4
RS
RS
DQS
DQ
/CS DM
DQS
DQ
/CS DM
DQ32 to DQ39
DQS5
U14
U5
RS
RS
DQS
DQ
/CS DM
DQS
DQ
/CS DM
DQ40 to DQ47
DQS6
U6
U15
RS
RS
DQS
DQ
/CS DM
DQS
DQ
/CS DM
DQ48 to DQ55
DQS7
U16
U7
RS
RS
DQS
DQ
/CS DM
DQS
DQ
/CS DM
DQ56 to DQ63
U8
U17
RS
RS
RS
DM8/DQS17
DQS8
DQS
DQ
/CS DM
DQS
DQ
/CS DM
8
CB0 to CB7
U9
U18
3.3Ω
A0 to A12
BA0, BA1
A0 to A12 (U1 to U18)
BA0, BA1 (U1 to U18)
* U1 to U18: 256M bits DDR SDRAM
U20: 2k bits EEPROM
RS: 22Ω
3.3Ω
3.3Ω
3.3Ω
3.3Ω
/RAS
/CAS
/RAS (U1 to U18)
/CAS (U1 to U18)
VDD
VREF
VSS
U1 to U18
U1 to U18
U1 to U18
/WE
/WE (U1 to U18)
VDDID
open
CKE0
CKE1
CKE (U1 to U18)
CKE (U1 to U18)
Clock wiring
Serial PD
SCL
Clock input DDR SDRAMS
CK0, /CK0
CK1, /CK1
CK2, /CK2
6DRAM loads
6DRAM loads
6DRAM loads
SCL
SDA
SDA
U20
A0
A1
A2
Note: Wire per Clock loading table/Wiring diagrams.
SA0 SA1 SA2
Notes:
1. The SDA pull-up resistor is required due to
the open-drain/open-collector output.
2. The SCL pull-up resistor is recommended
because of the normal SCL line inacitve
"high" state.
Preliminary Data Sheet E0356E30 (Ver. 3.0)
8
ELPIDA [ ELPIDA MEMORY ]
