EBD26UB8ALFA
Byte No. Function described
95 to 98 Module serial number
Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 Hex value
Comments
99 to 127 Manufacture specific data
Block Diagram
/CS1
/CS0
RS
RS
RS
RS
RS
RS
RS
RS
RS
RS
DM0/DQS9
DM1/DQS10
DM2/DQS11
DM3/DQS12
DM4/DQS13
DM5/DQS14
DM6/DQS15
DM7/DQS16
DQS0
DQS
DQ
/CS DM
DQS
DQ
/CS DM
8
8
8
8
8
8
8
8
DQ0 to DQ7
DQS1
D0
D8
RS
RS
RS
DQS
DQ
/CS DM
DQS
DQ
/CS DM
DQ8 to DQ15
DQS2
D1
D9
DQS
DQ
/CS DM
DQS
DQ
/CS DM
RS
DQ16 to DQ23
DQS3
D2
D10
RS
RS
DQS
DQ
/CS DM
DQS
DQ
/CS DM
DQ24 to DQ31
DQS4
D3
D11
RS
RS
DQS
DQ
/CS DM
DQS
DQ
/CS DM
DQ32 to DQ39
DQS5
D4
D12
RS
RS
DQS
DQ
/CS DM
DQS
DQ
/CS DM
DQ40 to DQ47
DQS6
D5
D13
RS
RS
DQS
DQ
/CS DM
DQS
DQ
/CS DM
DQ48 to DQ55
DQS7
D6
D14
RS
RS
DQS
DQ
/CS DM
DQS
DQ
/CS DM
DQ56 to DQ63
D7
D15
A0 to A11
BA0, BA1
/RAS
A0 to A11 (D0 to D15)
BA0, BA1 (D0 to D15)
/RAS (D0 to D15)
* D0 to D15: EDD1208ALTA
U0: 2k bits EEPROM
RS: 22Ω
/CAS
/WE
/CAS (D0 to D15)
/WE (D0 to D15)
CKE (D0 to D7)
CKE (D8 to D15)
VDD, VDDQ
D0 to D15
VREF
VSS
D0 to D15
D0 to D15
CKE0
CKE1
VDDID
Serial PD
SCL
open
SCL
SDA
SDA
Clock wiring
U0
Clock input DDR SDRAMS
CLK0, /CLK0 4DRAM loads
CLK1, /CLK1 6DRAM loads
CLK2, /CLK2 6DRAM loads
A0
A1
A2
SA0 SA1 SA2
Note: Wire per Clock loading table/Wiring diagrams.
Notes:
1. The SDA pull-up resistor is required due to
the open-drain/open-collector output.
2. The SCL pull-up resistor is recommended
because of the normal SCL line inacitve
"high" state.
Preliminary Data Sheet E0215E10 (Ver. 1.0)
7
ELPIDA [ ELPIDA MEMORY ]
