CY7C4282V
CY7C4292V
64K / 128Kx9低压深同步FIFO的
W /重传&纵深拓展
特点
•低功耗，易操作3.3V
融入低压系统
•高速，低功耗，先入先出（ FIFO ）
回忆
• 64K ×9 （ CY7C4282V ）
• 128K ×9 （ CY7C4292V ）
• 0.35微米CMOS工艺，以获得最佳速度/功耗
•高速，零延迟（真正的双端口
存储单元） ， 100 - MHz工作频率（ 10纳秒读取/写入
周期时间）
•低功耗
—
I
CC
= 25毫安
•
•
•
•
•
•
•
•
•
•
—
I
SB
= 6毫安
完全异步和同步读写
手术
空，满，可编程几乎空和AL-
最全的状态标志
重传功能
输出使能（ OE ）引脚
独立的读写使能引脚
支持自由运行的50％占空比的时钟输入
宽度扩展能力
通过令牌传递深度扩展能力
方案（无需外部逻辑必须）
64引脚10×10 STQFP
为CY7C4282 / 92引脚兼容3.3V的解决方案
功能说明
该CY7C4282V / 92V是高速，低功耗，先在一线
出（FIFO ）存储器与时钟频率的读写接口。
所有器件均9位宽。该CY7C4282V / 92V可磁带式
caded增加FIFO深度。可编程特性包括：
几乎全/近空标志。这些FIFO提供解决方案
对于各种各样的数据缓冲的需要，包括高速数据
采集，多处理器接口，视频和通信
缓冲。
这些FIFO中有9位的输入和输出端口是CON-
由独立的时钟受控和使能信号。输入端口是
通过一个自由运行的时钟（ WCLK ）和写使能控制
销（ WEN） 。
重传和同步殆满/殆空标志
功能都可以在这些设备上。
深度扩展可以使用级联输入（Ⅺ） ，磁带式
凯德输出（ XO ） ，和第1负载（ FL ）引脚。在XO管脚连接
到下一个设备的第十一引脚，最后装置的XO销
应连接至所述第一设备的第十一引脚。的的FL销
第一个设备是连接到V
SS
和所有其余设备的FL销
应该连接到V
CC
当文被声明时，数据被写入到FIFO的
在WCLK信号的上升沿。虽然温保持有效，数据
被不断地写入到每个循环的FIFO中。输出
端口由一个自由运行读取控制以类似的方式
时钟（ RCLK ）和读使能引脚（ REN） 。此外，该
CY7C4282V / 92V有输出使能引脚（ OE ） 。读
和写时钟可连接在一起的单时钟操作
或两个时钟可用于异步独立运行
读/写的应用程序。时钟频率高达67 MHz的
可以实现的。
D
0
−
8
逻辑框图
输入
注册
WCLK文
旗
节目
注册
写
控制
FF
旗
逻辑
双端口
RAM阵列
64K ×9
128K ×9
读
指针
EF
PAE
PAF / XO
写
指针
RS
RESET
逻辑
FL / RT
XI / LD
PAF / XO
扩张
逻辑
三态
输出寄存器
OE
Q
0
−
8
读
控制
RCLK任
4282V–1
赛普拉斯半导体公司
•
3901北一街
•
圣荷西
•
CA 95134
•
408-943-2600
1999年10月18日
CYPRESS [ CYPRESS SEMICONDUCTOR ]
